JPS59112723A

JPS59112723A - 半導体回路

Info

Publication number: JPS59112723A
Application number: JP57221935A
Authority: JP
Inventors: Noriyuki Honma; 本間　紀之; Hiroaki Nanbu; 南部　博昭; Kunihiko Yamaguchi; 邦彦山口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-12-20
Filing date: 1982-12-20
Publication date: 1984-06-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は半導体回路に係り、特にメモリ回路に多く用
いられているエミッタホロワの立下がりの高速化および
低消費電力化に好適な半導体回路に関する。

〔従来技術〕

従来、バイポーラ集積回路では、重い負荷の駆動に当っ
てエミッタホロワを使用している。第１図は、エミッタ
ホロワの回路であって、入力信号はトランジスタ６のベ
ース端子１に印加され、出力はエミッタ端子２から取出
される。周知のようにバイポーラトランジスタは相互コ
ンダクタンスｇｍが太きいため、上記回路の出力立上が
晩は負荷容量（ＣＬ）５がかなシ大きくても早い。一方
、立下がりは原理的にはトランジスタの動イノ「に無関
係で、負荷容量（ＣＬ）５を電流源４で放電する速度に
より決定される。従って立下がりを早くするには、電流
源４に流す電流を太きくする必要がある。ノくイポーラ
ＬＳＩには、上記のようなエミッタホロワを多数使用し
ている。例えばノくイポーラメモ１ノＬＳＩでは、メモ
リセルの駆動にエミッタホロワを使用し、その個数はメ
モ１〕セルアレーの駆動用として数百側（例えば１６に
ビハメモＩ）では５　Ｑ　Ｏ（（１以上、６４にビ・ノ
ドメモリでは１ｏｏｏ（固以上になる設計例もある）に
も達する。一方、放熱の７屯力）らチップに許容される
消費電力に市１」１恨カニあるため、エミッタホロワの
個数が増すと、ソノエミソタニ流す電流（電流源４の電
流値）はヅ［常に少ないイ直にせざるを得ガい（例えば
１６にビットメモ１〕乃至６４にビットメモリでは通常
０．１　ｒｒＬＡ　Ｑ度のイ直し力・とれない）ため、
エミッタホロワの立上力よりは早いが立下が９は非常に
遅くなってしまう。

ところでメモリセルアレー駆動用のエミッタホロワは、
一般にアドレス・デコーダ回路の出力となっている場合
が多いが、該デコーダ回路の出力は、そのうちの１個の
みが高レベル（まだは低レベル）となシ、残シのすべて
の出力は、逆に低レベル（または高レベル）になるとい
う特徴がある。

特にメモリセル駆動回路の場合には、その出力の選択し
た１個のみが高レベルとなり、残りはすべて低レベルと
する例が多い。このような場合には、選択したエミッタ
ホロワのみに大電流を流し、その他のエミッタホロワに
は電流を流さない、いわゆる電流集中方式を採用して低
消費電力化と動作の高速化を達成できる。

第２図は、上記のような従来回路の一例でおる。

該回路において、例えばトランジスタＱ１の出力が高レ
ベルにあり、残りのトランジスタＱ２〜Ｑｎの出力がす
べてイ氏レベルにあるとすると、ダイオードＤ１（これ
らのダイオードとしては、周知のようにトランジスタの
コレクタとベースを接続して陽極とし、エミッタを陰極
として使用するものが多い一一第４図参照〕は導通する
が、該ダイオードの陰極共通線６は導通ダイオードＤ１
によシ高いレベルに設定されるため、残シのダイオード
Ｄ２〜Ｄｎはすべて閉状態となる。従って電流工。はす
べでトランジスタＱ１とダイオードＤ１を経て流れ、他
のトランジスタおよびダイオードには電流が流れない。

該第２図から明らかなように、複数個のエミッタホロワ
に対して電流源４ば１個だけしか必要ないので、図示電
流稲は実用上必要とする分だけ大きくできる。つぎにデ
コーダ回路の入力が切換わり、それに応じて出力が切換
わる場合を考えると、例えば第３図に示すようにトラン
ジスタＱ１が高レベルから低レベルに、またトランジス
タＱ２が低レベルから高レベルに切換った場合には、ト
ランジスタＱ１とＱ２のベース電圧は時刻ｔ１で等しく
なるが、トランジスタＱ１のベース電圧■Ｂ１がトラン
ジスタＱ２のベース電圧■Ｂ２にかなり近付くまで電流
Ｉ、はトランジスタＱ１のみから流れるので立下がりは
早い。時刻ｔ１において上記トランジスタＱ１のベース
電圧■Ｂ１がトランジスタＱ２のベース電圧ＶＢ２と等
しくなると、トランジスタＱ１のエミッタ電流稲。

はトランジスタＱ２のエミッタ電流ＩＥ２に等しくなる
。時刻ｔ１以後トランジスタＱ１のベース電圧■Ｂ１が
トランジスタＱ２のベース電圧■Ｂ２より低くなると、
トランジスタＱ２のエミッタ電圧程、が急速に大きくな
るとともに、トランジスタＱ１のエミッタ′屯流Ｊ１゜
１が急速に小さくなる。従って時刻１１前後からトラン
ジスタＱ１のエミッタ電流■。１が減少するのに対応し
てトランジスタＱ１のエミッタ電圧Ｖ、、、、の立下が
りが遅くなる。上記のように、第２図の回路においては
、電流源を１個にすることができ、低消費電力化できる
とともに５選択したエミッタホロワに流す電流を大きく
することができ、立下がりの高速化がはかれるが、立下
がりが早いのはエミッタホロワの入力ベース電圧の交叉
点時刻１１才でであり、それ以後はかなシ遅くなる。

第４図は、メモリセルアレー駆動用エミッタホロワの別
の従来例である。この場合は、電流集中方式の電流源回
路はメモリセルＭ１〜Ｍｎを経てエミッタホロワに接続
しである。この例では上記第２図のダイオードの代りに
トランジスタＱＤ１〜ＱＤｎがベースとコレクタを接続
してダイオードとして使用されている（周知のように、
バイポーラ集積回路におけるダイオードの大部分は、こ
のように接続したトランジスタである）。この場合、メ
モリセルには情報を保持するための電流だけは常時流し
ておかなくてはならないので、上記電流集中回路と並列
に電流源４３〜４ｎを接続しておく。この場合も上記第
２図の従来例と同様に、エミッタホロワの出力信号の立
下がりは途中まで高速であるが、電流■。が途中から流
れなくなるので、それ以後は遅くなる。

上記電流集中回路において、出力信号が立下がりの途中
から遅くなるという欠点を除くためには、上記第６図の
時刻ｔ１を過ぎてもトランジスタＱ１のエミッタ電圧■
。１が充分に立下がるまではトランジスタＱ１のエミッ
タ電流様、が流れ続けるようにすればよいわけで、この
ような改良例は特公昭５７−１２２３４号に記載されて
いる。しかし、その回路は複雑なため、チップの面積を
かなり必要とするという欠点があった・〔発明の目的〕この発明の目的は、複数個のエミッタホロワ出力のうち
１個のみが高レベルとなシ残りは低レベルになるような
回路において、低消費電力でエミッタホロワの立下がり
の高速化を達成するための簡単な半導体回路を提供する
ことにある。

〔発明の概要〕

上記の目的を達成するために、この発明においては、ベ
ースとエミッタ間に遅延回路を挿入したトランジスタを
エミッタホロワのエミッタに接続し、゛選択されだエミ
ッタホロワにのみ大電流を流すととも−に、エミッタホ
ロワ出力が低レベルへとり換わる際には充分低レベルに
下がるまで電流を流し続ける電流切換回路を接続するも
のである。

〔発明の実施例〕

以下、この発明を図面に基づいて説明する。第５図は、
この発明の第１の実施例の回路図である。

なお、各図中、同一または同等の部位には同一の符号を
つける、該実施例においては、上記従来の第２図の回路
のダイオード、例えばＤｌの代りにトランジスタＱＤ１
．抵抗都およびコンデンサＣＤからなる回路に置換えて
いる。該回路で第６図（ａ）に示すように、トランジス
タＱ１のベース電圧■ＢＱ１が立下がり、トランジスタ
Ｑ２のベース電圧■ＢＱ２が立上がる過渡状態を考える
と、トランジスタＱＤ１のベース電圧ＶＢＱＤ１は、た
とえトランジスタＱ１のエミッタ電圧■。１が急速に立
下がったとしても、抵抗ＲＤ、コンデンサＣＤの時定数
で立下がるため、第６図（ｂ）のようにゆっくりと立下
がる。捷だ同図に示すトランジスタＱＤ２のベース電圧
へ’ＢＱＤ２も上記抵抗”Ｉ）、コンデンサＣＤから定
寸る時定数によって、矢張りゆっくりと立上がる。従っ
て同図のベース電圧■　　がベース電圧■　　と等しく
なる時刻ｔ′３にＢＤＱｉ　　　　　　　　　　　　　
　ＢＤＱ２かなり近い時刻すなわち第６図（ｃ）のｔ′
２捷で１〜ランジスタＱＤ１．つまりトランジスタＱ１
に電流■１，１が流れ続ける。そのために第６図（ｄ）
に示すように、トランジスタＱ１のエミッタ電圧■Ｅ＋
は、第６図（ａ）に示すベース電圧■ＢＱ１に追従して
高速で立下がる。

コンデンサＣＤとしては一般にどのような集積回路用コ
ンデンサを使用してもよいが、後述するように寄生容量
を利用するのが最も便利である。上記のように、この発
明によれば従来のダイオード（つ捷り、ダイオード接続
をしたトランジスタ）に抵抗とコンデンサＣ寄生容量を
利用する場合には外付はコンデンサは不要）を各１個付
加するだけの簡単な回路で、従来の複雑な回路と同様な
高速の立下がりを実現できる。コンデンサＣ９ば、第５
図ではグラウンドとベースとの間に接続しているが、・
グラウンドの代りに交流的に見てグラウンド、つ捷り任
意の電源との間に接続しても上記同様の作用が得られる
。なお、上記抵抗ＲＤおよびコンデンサＣＩ）を余り大
きくし過ぎると、トランジスタＱＤ１等のコレクタ電圧
が充分に立下がっても、そのベース電圧Ｖ　　等ばゆっ
くシとしか立下がＱＤ１らす、ベースとコレクタ間の接合が順方向となるつまり
、トランジスタＱＤ１等が飽和するようになる。とのよ
うになると最早稲、は流れ々くなるばかりで々く、逆に
ベースからコレクタへ電流が逆流するので、動作上好壕
しくない。従って第５図の回路では立下がりの高速化に
制限を受ける上記抵抗馬およびコンデンサＣ９の値は、
上記の事実に注意して最適値を選ぶ必要があるが、通常
の場合、抵抗ＲＤは数ｌ（Ω〜５０にΩ、寄生容量の他
に付加すべきコンデンサＣ９とじては口からｏ、ｓｐＦ
の範囲に最適値がある。なお、Ｌｌは電流の共通線を示
す。

第７図は、上記第５図の第１の実施例の回路におけるト
ランジスタＱＤ１等の飽和を防止したこの発明の第２の
実施例の回路図である。該実施例ではトランジスタＱＤ
１のベース電圧は抵抗ＲＤ１トＲＤ２とにより分圧され
（■□はトランジスタＱＤ１のコレクタ電圧より低い電
源である）、コレクタ電圧より低くなるため、飽和しに
くい状態と々る。

まだトランジスタＱ１が高レベルになったときのトラン
ジスタＱＤ１のベース電圧を、トランジスタＱ１・が低
レベルのときのトランジスタＱ１のエミッタ電；圧（つ
まり、トランジスタＱＤ１のコレクタ電圧）よりも低く
（正確にはトランジスタＱＤ１のコレクタ電圧＋ｐｎ接
合順方向電圧よりも低く）設言十づ−れば、全く飽和し
ないようにすることができる。従って抵抗とコンデンサ
の容量の値を任意に設定できるので、それらの値から決
まる時定数を任意に設計することができ、しかも立下が
シを充分に高速化できる。なお、■いとしては回路設計
の意図に従ってそれに見合った値にすればよいが、Ａ点
の出力の低レベル捷たばそれに近い値とするのが好捷し
い。■、の値を上記のように設定すれば出力が高レベル
となるエミッタホロワに接続されている抵抗ＲＤ２には
電流が流れるが、他のすべての抵抗札、には（勿論抵抗
ＲＤ１に１）電流が流れないため、消費′電力の増加が
殆どない。

第８図は、トランジスタＱＤ１等の飽和を防止したこの
発明の第３の実施例の回路図である。この回路は、上記
第５図の第１の実施例の回路における抵抗ＲＤとトラン
ジスタＱＤＩのベースとの間にダイオードＤＱ１を順方
向に挿入したもので、この場合もトランジスタＱＤ１の
ベース電圧はコレクタ電圧よりも低く力って飽和しなく
なる。

第９図も上記同様トランジスタＱＤ１等の飽和を防止し
たこの発明の第４の実施例の回路図であって、上記第７
図の抵抗ＲＤ１とトランジスタＱＤ１の（第８図〕の場
合も、必要に応じてダイオードＤ、１を複数個接続して
もよい。

第１０図は、上記第４図の従来例のトランジスタＱＤ１
の回路の代シに上記第２の実施例（第７図）の回路を置
換えたこの発明の第５の実施例の回路図である。この回
路においてもトランジスタＱＤ１等のベース電圧は抵抗
”ＤＩ　Ｉ　ＲＤ２とコンデンサＣゎとによって遅延し
、信号が充分立下がる寸でエミッタホロワに電流が流れ
続けるため、非常に高速な立下がりが得られる。なお、
破線で示しだ抵抗”Ｄ２は、上記程高速な立下がりを必
要としない場合は省いてもよいことを意味している（以
下の各実施例の回路図においても破線で図示しだものは
上記同様な意味を持つ）。

第１１図は、この発明の第６の実施例の回路図である。

とれはメモリセルアレーの列選択信号用のエミッタホロ
ワの電流源にこの発明を適用したもので、トランジスタ
Ｑ１のエミッタと電流切換用トランジスタＱＤ１のコレ
クタとの間にダイオードＤ１を接続したが、これは出力
レベルを所要の値にするだめのレベルンノト用ダイオー
ドであって、エミッタホロワとしての作用は上記実施例
におけるエミッタホロワと同一である。、また、との発
明による立下がりの早さも上記実施例と伺−で給る。

第１２図は、オモリセルアレー駆動回路の別の従来例の
回路図で、該実施例では上側ワード線−を高速で駆動す
るだめに、いわゆるダーリントン・エミッタホロワを使
用したものである。該ダーリントン・エミッタホロワは
周知のように立上がりは非常に高速であるが、立下がり
は通常のエミッタホロワと同様に充分に電流を引かない
と高速にはならない。ダーリントン・エミッタホロワの
２段目の引き電流は電流集中回路ＩＣＣによって流すΔ
該電流集中回路ＩＣＣとしては、従来例えば上記第４図
の回路が用いられている（この部分を第５の実施例（第
１０図）で置換えた場合、高速化できることは上記のと
コナリである）。ところで、ダーリントン・エミッタホ
ロワの第１段目を高速化するには、そのエミッタから大
きな電流を引かなくてはならない。そのため、従来は電
流源４とエミッタ抵抗ＲＥとでその作用をしていた。し
かし、該エミッタ抵抗Ｒ９は動作上、余り小さな値にて
きないため、該エミッタ抵抗Ｒ８を経て流すことのでき
る電流は少なく、また消費電力の点から電流■１．を余
り大きな値にはできない（この点については、既に第１
図に関連して説明した）。従って従来の回路ではダーリ
ントン・エミッタホロワの立下がりを充分速くすること
ができなかった。

第１３図は、上記のような欠点を除いたこの発明の第７
の実施例の回路図である。ダーリントン・エミッタホロ
ワの第１段のエミッタ電流を流すためにこの発明の電流
集中回路を使用しているので、第１段の立下がりを充分
に早くできるし、第２段目もこの発明の電流集中回路に
よって充分に高速化できるので、ダーリントン・エミッ
タホロワの立下がりを低消費電力で非常に高速化できる
。なお、該実施例では上記のようにダーリントン・エミ
ッタホロワの立下がりは充分に高速化できるので、高速
化のための抵抗ＲＥは必要ないが、直流動作上の理由か
ら抵抗Ｒ６，を付けておいてもよい。つまシ、低レベル
に接続しである電流切換回路には切換電流が流れないの
で、トランジスタＱ１１にはトランジスタＱ１２のベー
ス電流しか流れないから、トランジスタＱ１１のベース
電圧ｖＢＥはｌ・ランジスタＱ１２のトランジスタ直流
増幅率り、。の不均一によって大きく変化する。該ベー
ス電圧ＶＢおの変動を防止するために抵抗ＲＦ、を付加
し、トランジスタＱ１１に流れる電流をトランジスタＱ
１２のトランジスタ直流増幅率ｈ’ｐおに余シ影響され
ないようにすることができる。従って直流レベルの安定
化（不均一性の低下）を図かることができる。ところで
。

当然のことではあるが、例えば第１の実施例（第゛５図
）の回路において、高レベルから低レベルに１切換わる
エミッタホロワには、切換えが終った後もしばらくの間
、電流が流れ続けるので、低レベルから高レベルに切換
わるエミッタホロワには、切換え後しばらくの間、電流
が流れない。第２の実施例（第７図つのように立下が９
を高速化すれ−ばする程、この傾向は強くなる。ところ
で、メモリ等のティジタル回路においては、例えば第１
の実施例（第５図９の回路の入力信号は同時に切換わる
のが望丑しいが、実際には信号伝゛送系路の長さの多少
の違い等が原因となって同時には切換らない。その場合
、入力信号として第１４図（ａ）の太線αのように過渡
的に高レベルとなるが、直ぐ低レベルに戻るものが現わ
れてくる。第１の実施例（第５図）の回路では、上記の
ような過渡的に高・レベルとなる入力信号に対してエミ
ッタホロワの電流が切換わらないため、第１４図（ｂ）
に示すように立下がりが非常に遅くなる。

第１５図は、上記の欠点を除いたこの発明の第８の実施
例の回路図で、遅延回路をつけた電流切換トランジスタ
ＱＤ１と遅延回路を付加しない電流切換トランジスタＱ
Ｄ２とを並列に接続してエミッタホロワのエミッタに接
続しである。遅延回路を付加してないトランジスタＱＤ
２に対しては電流切換えが直ちに行なわれるので、上記
第１４図に示したような欠点がなくなる。なお、４，４
′はそれぞれ所要の値に設定できる電流源を示す。とこ
ろで。

例えば第１の実施例（第５図９の回路で、電流の共通線
Ｌ１による配線等の寄生容量へは一般的に言ってかなり
大きい。その場合、電流切換トランジスタのベース電圧
が下がっても共通線ＬＩの電圧は下がりに＜＜、従って
電流切換トランジスタのベース電圧が僅かに下がっただ
けで電流が流れなくなる。この欠点を防ぐためには、上
記寄生容量ＣＩ。

を小さくする必要がある。

第１６図は、」−記の欠点を防止するようなこの発明の
第９の実施例の回路図で、第１の実施例（第５図）寸た
は第２の実施例（第７図）の回路中の共通線Ｌ１を幾つ
かに分割し、そのそれぞれの共通線り、〜”Ｉｎに電流
源４１〜４ｏを接続することで寄生容量Ｃ１，１〜ＣＬ
　ｎを小さくしている。

第１７図は、上記のような分割を行なったこの発明の第
１０の実施例の回路図である。遅延回路性の電流切換ト
ランジスタと遅延回路なしの電流切換トランジスタの分
割は同数である必要はなく、丑だ、該実施例には片方の
電流切換回路を分割しない場合も含まれる。

以上説明してきたこの発明の諸実施例をＬＳＩ内で実現
する際には、トランジスタ、抵抗、コンデンサ等を別個
に作って接続してもよいが、それらを下記のように複合
化した方が面積的に有利刀あり小形になる。

第１８図は、上記のようなこの発明の第１の実施例の断
面図である。トランジスタは工〕−エピタキシャル層１
２、ｐ型ベース層１１および＋１’−エミツタ層１０に
より形成される。１６は鱈埋め込み層であり、コレクタ
はｎ＋コレクタ導電層１４により表面に取出される。上
記第５図または第７図の抵抗ＲＤすなわち１７は上記ｐ
型ベース層１１の延長部で形成され、コンタクト１６か
らコレクタに接続される。１８はｐ型基板、１９は絶縁
層であり、ベース・コンタクト１５は外部のコンデンサ
Ｃ１，（第５図１たけ第７図参照）に接続するときに必
要であるが、該図に示した寄生容量２６のみをコンデン
サとして使用するときには、上記ベース・コンタクト１
５は不要である。その場合、上記抵抗１７の面積は所要
の静電容量を得ることを考慮に入れて決定する必要があ
る。なお、２０．２１はそれぞれ端子を示す。

第１９図は、上記発明の第２の実施例の断面図であって
、該実施例ではｐ＋層２４を導入して、該耐層２４とｎ
十埋め込み層１６との間にコンデンサを形成している。

ｐ、ｎ両層とも高濃度であるため、小面積で大容量のコ
ンデンサを形成することができる。

第２０図は、この発明の第６の実施例の断面図を示す。

これは上記第５図または第７図の抵抗ＲＤを小面積で形
成するためにｐ−の高抵抗層１７を導入したもので、上
記抵抗′Ｐ−９はｐ型ベース層１１とｐ型コンタクト層
２６との間に形成する。この場合も上記第５図または第
７図のコンデンサＣＤとして寄生容量（捷たけ上記第１
９図のよう々構造のコンデンサ〕を使用する場合には、
上記ベース・コンタクト１５ば不要となる。

第２１図は、上記第７図に示した実施例をＬＳＩとして
実現したこの発明の第４の実施例の断面図であり、上記
ｐ型ベース層１１とｐ型コンタクト層２６との間のｐ−
の高抵抗層１７によって上記第７図の抵抗ＲＤ１を形成
し、上記ｐ型ベース層１１とｐ型コンタクト層２６との
間のｐ一層２５により上記第７図の抵抗ＲＤ２を形成す
る。なお、端子２７は上記電源■、に接続する。上記第
７図のコンデンサＣＤは寄生容量を利用する構造にしで
あるが、外部のコンデンサＣＤを使用する場合には、ｐ
型ベース層１１からコンタクトすればよい。まだｐ−の
高抵抗層１７とｐ一層２５を低濃度ｐ−の代りに第１８
図に示した実施例と同様にｐ型ベース層１１と同濃度に
しても差支えない。

第２２図は、この発明の第５の実施例の断面図で、該実
施例では抵抗ばｎ＋コレクタ導電層１４とｎ＋層３１と
の間の０層３０により形成しである。丑だ上記ｎ層６０
を形成しないと計コレクタ導電層１４とｎ層一層６１と
の間にあるｎ−エピタキシャル層１２が高抵抗層として
動作し、小面積で抵抗を形成できる。上記ｎ層層３１は
、ベース・コンタクト１５と外部配線により結線しであ
る。上記コンデンサＣＤとして外部コンデンサを使う場
合には、ベース・コンタクト１５にコンデンサＣＤを接
続すればよい。

以上、この発明を上記特定の実施例について説明してき
たが、トランジスタのコンフタとベース間に遅延回路を
設けた電流切換回路はすべてこの発明に含まれることは
勿論である・〔発明の効果〕以上説明したように、この発明は上記のように構成する
ことにより、低消費電力でエミッタホロワの立下がシを
高速化することができるという効果が得られる。

【図面の簡単な説明】

第１図は、複数個のエミッタホロワの従来の使用例を示
す回路図、第２図は、複数個のエミッタホロワに対して
電流切換を行ない、消費電力の低減と立下がりの高速化
を意図した従来の回路図、第６図は、上記第２図の回路
動作を説明するだめの波形図、第４図は、従来の電流切
換回路の他の一例を示す回路図、第５図は、この発明の
第１の実施例の回路図、第６図は、上記第５図の回路動
作を説明するだめの波形図、第７図は、この発明の第２
の実施例の回路図、第８図は、この発明の第６の実施例
の回路図、第９図は、この発明の第４の実施例の回路図
、第１０図は、この発明の第５の実施例の回路図、第１
１図は、この発明の第６の実施例の回路図、第１２図は
、従来のメモリセルの駆動回路図、第１６図は、この発
明の第７の実施例の回路図、第１４図は、上記第１６図
の回路動作を説明するだめの波形図、第１５図は、この
発明の第８の実施例の回路図、第１６図は、この発明の
第９の実施例の回路図、第１７図は、この発明の第１０
の実施例の回路図、第１８図は、この発明をＬＳＩ内に
実現した場合の第１の実施例の断面図、第１９図は４上
記第２の実施例の断面図、第２０図は、上記第６の実施
例の断面図、第２１図は、上記第４の実施例の断面図、
第２２図は上記第５の実施例の断面図を示す。符号の説明１・・・ベースｉ子、２・・・エミッタ端子、６・・・
トランジスタ、４．乙’４４ａｙ”　＋４１．４ｎ・・
・電流源、５・・・負荷静電容量、６・・・共通線、１
０・・・ｎ十エミッタ層、１１・・・ｐ型ベースｆｆｉ
、１２・・・ｎ−エピタキシャル層、１３・・・計理め
込み層、１４・・・ｎ＋コレクタ導電層、１５・・・ベ
ースコンタクト、１６・・・コンタクト、１７・・・抵
抗またはｐ−の高抵抗層、１８・・・ｐ型基板、１９・
・・絶縁層、２０．２１・・・端子、２６・・・寄生容
量、２４・・・１層、２５・・・ｐ一層、２６・・・ｐ
型コンタクト層、２７・・・端子、６０・・・ｎ層、６
１・・・ｎ層層代理人弁理士　中　村　純之助才３図才５図オ６図１７′７図 ″Ａ？９図才１３図ｆ１４図（Ｑ）（ｂ）１’、１６図？１７図

Claims

【特許請求の範囲】

（１）　　複数個のエミッタホロワに対し、そのうちの
１個のみのベースに高電位信号を印加し、他のエミッタ
ホロワのベースに低電位信号を印加するとともに、上記
すべてのエミッタホロワのエミッタにそれぞれ１個のト
ランジスタのコレクタを接続し、該トランジスタのそれ
ぞれのエミッタを共通の１個の電流源に接続した回路に
おいて、上記トランジスタのコレクタとベースとの間に
遅延回路を接続したことを特徴とする半導体回路。
（２）上記半導体回路において、上記遅延回路が上記コ
レクタと上記ベースとの間に接続した抵抗と上記ベース
とグラウンド（または交流的グラウンド）との間に接続
したコンデンサとからなることを特徴とする特許請求の
範囲第１項記載の半導体回路。
（３）上記半導体回路において、上記遅延回路が上記コ
レクタと上記ベースとの間に接続した抵抗とダイオード
の直列回路と、上記ベースとグラウンド（または交流的
グラウンド）との間に接続したコンデンサとからなるこ
とを特徴とする特許請求の範囲第１項もしくは第２項記
載の半導体回路。
（４）上記半導体回路において、上記遅延回路が上記ベ
ースと所定の電源との間に抵抗を接続したことを特徴と
する特許請求の範囲第２項もしくは第６項記載の半導体
回路。
（５）　　上記半導体回路において、上記複数個のエミ
ッタホロワのエミッタにそれぞれ更に１個のトランジス
タのベースとコレクタを接続し７、該トランジスタのそ
れぞれのエミッタを上記と別の１個の電流源に共通に接
続したことを特徴とする特許請求の範囲第１項乃至第４
項のいずれかに記載の半導体回路。
（６）上記半導体回路において、上記トランジスタのベ
ースに接続する上記抵抗を、上記トランジスタのベース
層から伸びるｐ層で形成することを特徴とする特許請求
の範囲第２項乃至第５項のいずれかに記載の半導体回路
。
（７）　　上記半導体回路において、上記トランジスタ
のベースとコレクタとの間に接続する抵抗を、上記トラ
ンジスタのコレクタ層から伸びるｎ層で形成することを
特徴とする特許請求の範囲第２項乃至第５項のいずれか
に記載の半導体回路。