JPS59113593A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS59113593A JPS59113593A JP57223378A JP22337882A JPS59113593A JP S59113593 A JPS59113593 A JP S59113593A JP 57223378 A JP57223378 A JP 57223378A JP 22337882 A JP22337882 A JP 22337882A JP S59113593 A JPS59113593 A JP S59113593A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- time
- circuit
- access
- main control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリのリフレッシュ要求と複数個のメモリ徴
求源を有するデータ処理装置のメモリ要求の制御、特に
競合方式に関するものである。
求源を有するデータ処理装置のメモリ要求の制御、特に
競合方式に関するものである。
一般にメモリリフレッシユヲ要するメモリを制御する場
合はある一定時間内にメモリリフレッシ−サイクルを実
行する必要がある。すなわち通常のメモリアクセスとリ
フレッシュのメモリアクセスとが競合する場合があり、
従来はこれらのメモリ要求の優先順位を優先選択回路？
もちいて競合を行なっている。従って複数個のメモリ要
求が同時に生ずると、待ち合わせを受けた襞求源はアク
セスタイムが延びることが生じる。又、アクセスタイム
が一定でないということは回路が複雑になるばかりでな
く、処理が時間待合わせでのびることになる欠点がある
。
合はある一定時間内にメモリリフレッシ−サイクルを実
行する必要がある。すなわち通常のメモリアクセスとリ
フレッシュのメモリアクセスとが競合する場合があり、
従来はこれらのメモリ要求の優先順位を優先選択回路？
もちいて競合を行なっている。従って複数個のメモリ要
求が同時に生ずると、待ち合わせを受けた襞求源はアク
セスタイムが延びることが生じる。又、アクセスタイム
が一定でないということは回路が複雑になるばかりでな
く、処理が時間待合わせでのびることになる欠点がある
。
本発明の目的はメモリアクセスについてメモリアクセス
の許可を与えるタイムスロットヲ作成してメモリ競合が
生じないようにし、常にアクセスタイムを一定にするこ
とによハメそり制御回路を筒易化するとともに高速処理
を可能にするメモリ制御方式を提供するものである。
の許可を与えるタイムスロットヲ作成してメモリ競合が
生じないようにし、常にアクセスタイムを一定にするこ
とによハメそり制御回路を筒易化するとともに高速処理
を可能にするメモリ制御方式を提供するものである。
本発明のメモリ制御方式はメモリとしてりフレッシュを
必要とするメモリ素子を使用し、しかも該メモリ全アク
セスしようとするメモリ要求源が複数個あるようなデー
タ処理装置において、装置の主制御部が一定周期ごとに
起動される手段と、複数個のメモリ要求に対して、１周
期内に複数個のメモリ要求に対応してアクセスの許可を
時分割で与えるタイムスロット作成手段と、処理の２ｍ
ｍに応じて上記アクセス許可時間全可変にする手段とを
有し、各要求源はそれぞれに対応する許可時間にのみア
クセス金許されることを特徴としている。
必要とするメモリ素子を使用し、しかも該メモリ全アク
セスしようとするメモリ要求源が複数個あるようなデー
タ処理装置において、装置の主制御部が一定周期ごとに
起動される手段と、複数個のメモリ要求に対して、１周
期内に複数個のメモリ要求に対応してアクセスの許可を
時分割で与えるタイムスロット作成手段と、処理の２ｍ
ｍに応じて上記アクセス許可時間全可変にする手段とを
有し、各要求源はそれぞれに対応する許可時間にのみア
クセス金許されることを特徴としている。
次に図面全参照して本発明の実施例について説明する。
第１図は本発明を実施したメモリ競合部のブロック回路
構成図である。第１図において、１は処理装置の主制御
部を周期起動させるためのタイマー回路で、一定周期毎
に主制御部２を起動する信号が発生する。３はメモリの
アクセス許可時間を与えるタイムスロット作成回路で、
前記タイマー回路１の信号により前記主制御部２の起動
と同期して起動される。このタイムスロット作成回路３
で発生するアクセス許可時間は前記主制御部２からコン
トロール可能な構成となっている。また４および５はと
もにメモリリクエスヲ侠求する要求源回路、６はメモリ
リフレッシュ要求源回路、７はメモリの制御部、８はメ
モリをそれぞれ示す。
構成図である。第１図において、１は処理装置の主制御
部を周期起動させるためのタイマー回路で、一定周期毎
に主制御部２を起動する信号が発生する。３はメモリの
アクセス許可時間を与えるタイムスロット作成回路で、
前記タイマー回路１の信号により前記主制御部２の起動
と同期して起動される。このタイムスロット作成回路３
で発生するアクセス許可時間は前記主制御部２からコン
トロール可能な構成となっている。また４および５はと
もにメモリリクエスヲ侠求する要求源回路、６はメモリ
リフレッシュ要求源回路、７はメモリの制御部、８はメ
モリをそれぞれ示す。
かかるメモリ制御回路の構成によれば、一定周期毎に主
制御部２が起動でれ必要な処理を行なうと同時にタイム
スロット作成回路３も起動され、メモリ要求源回路４，
５．６に対するアクセス許可時間を作成する。また前記
タイムスロット作成回路３は主制御部２より必要に応じ
てアクセス許可時間を可変とすることができる。メモリ
要求源回路４．５．６はそれぞれアクセス許可時間にメ
モリ要求がちれば、メモリ制御部７を介してメモリ８に
アクセスすることができる。
制御部２が起動でれ必要な処理を行なうと同時にタイム
スロット作成回路３も起動され、メモリ要求源回路４，
５．６に対するアクセス許可時間を作成する。また前記
タイムスロット作成回路３は主制御部２より必要に応じ
てアクセス許可時間を可変とすることができる。メモリ
要求源回路４．５．６はそれぞれアクセス許可時間にメ
モリ要求がちれば、メモリ制御部７を介してメモリ８に
アクセスすることができる。
第２図は第１図に示す不発明のメモリ制御方式のアクセ
ス許可時間の様子を示すシーケンス図である。すなわち
、主制御部２の起動と同期してタイムスロット回路３も
起動されるもので、図に示すように主制御周期１におけ
る時間Ｔ１はメモリ要求源４（ＲＥＱ、、）に、時間Ｔ
２はメモリ要求源５（ＲＥＱｌ）に、またＴ３はメモリ
リフレッシュ要求源６ （Ｒ，ＥＦ ＲＥＱ）にそれぞ
れアクセス許可時間として割やあてられる。主制御部２
が起動される第２周期は、図示のように時Ｉｉ：ｉ１Ｔ
１ ’−Ｔ ａのそれぞれの許可時間をかえることが
できる。
ス許可時間の様子を示すシーケンス図である。すなわち
、主制御部２の起動と同期してタイムスロット回路３も
起動されるもので、図に示すように主制御周期１におけ
る時間Ｔ１はメモリ要求源４（ＲＥＱ、、）に、時間Ｔ
２はメモリ要求源５（ＲＥＱｌ）に、またＴ３はメモリ
リフレッシュ要求源６ （Ｒ，ＥＦ ＲＥＱ）にそれぞ
れアクセス許可時間として割やあてられる。主制御部２
が起動される第２周期は、図示のように時Ｉｉ：ｉ１Ｔ
１ ’−Ｔ ａのそれぞれの許可時間をかえることが
できる。
本発明のメモリ制御方式によれば、以上説明したように
、アクセス時間全可変にできるタイムスロット作成回路
を設け、各タイムスロット時間に対応するメモリリクエ
ストを許可することにより、メモリ同時アクセス、メモ
リ待合わせをなくすことができ、経済的なシステム全実
現することができる。
、アクセス時間全可変にできるタイムスロット作成回路
を設け、各タイムスロット時間に対応するメモリリクエ
ストを許可することにより、メモリ同時アクセス、メモ
リ待合わせをなくすことができ、経済的なシステム全実
現することができる。
第１図は本発明のメモリ制御ブ四ツク回路図、第２図は
第１図で示すアクセス許可時間の説明図である。
第１図で示すアクセス許可時間の説明図である。
Claims (1)
- メモリリフレッシ−要求回路と複数個のメモリ要求源回
路を有するデータ処理装置のメモリ制御方式において、
一定周期で起動される主制御部と、一定周期で前記メモ
リリフレッシュ要求回路と前記複数個のメモリ要求源回
路に対して時分割にメモリアクセスの許可を与えるタイ
ムスロット作成回路と、前記主制御部によシ時分割で与
えた一定周期内の各メモ〃アクセス許可時間を変化させ
る手段とを有し、メモリリフレッシュ要求回路と複数個
のメモリ要求源回路はおのおの与えられた許可時間にの
みアクセスが許されることを特徴とするメモリ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223378A JPS59113593A (ja) | 1982-12-20 | 1982-12-20 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223378A JPS59113593A (ja) | 1982-12-20 | 1982-12-20 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59113593A true JPS59113593A (ja) | 1984-06-30 |
Family
ID=16797204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223378A Pending JPS59113593A (ja) | 1982-12-20 | 1982-12-20 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113593A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010186509A (ja) * | 2009-02-12 | 2010-08-26 | Renesas Electronics Corp | 半導体記憶装置及びその制御方法 |
-
1982
- 1982-12-20 JP JP57223378A patent/JPS59113593A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010186509A (ja) * | 2009-02-12 | 2010-08-26 | Renesas Electronics Corp | 半導体記憶装置及びその制御方法 |
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