JPS6349960A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPS6349960A JPS6349960A JP19462386A JP19462386A JPS6349960A JP S6349960 A JPS6349960 A JP S6349960A JP 19462386 A JP19462386 A JP 19462386A JP 19462386 A JP19462386 A JP 19462386A JP S6349960 A JPS6349960 A JP S6349960A
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- JP
- Japan
- Prior art keywords
- bus
- master
- time
- masters
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
バス要求後、実際の起動までにダミー時間の入るマスタ
を含む複数のマスタと、これら複数のマスタ相互間に結
合されたバスと、複数のマスタから出されるバス使用の
要求に対して、要求の優先順位を判定し、バス使用の許
可信号を送出するバス競合部とにより構成されるバス制
御装置であって、実際の起動までにダミー時間の入るマ
スタからのバス要求に対しては、バス要求量（＝Ｊ Ｉ
、グミ−時間だけ遅らせて許可信号を返送づるようにし
たものである。
を含む複数のマスタと、これら複数のマスタ相互間に結
合されたバスと、複数のマスタから出されるバス使用の
要求に対して、要求の優先順位を判定し、バス使用の許
可信号を送出するバス競合部とにより構成されるバス制
御装置であって、実際の起動までにダミー時間の入るマ
スタからのバス要求に対しては、バス要求量（＝Ｊ Ｉ
、グミ−時間だけ遅らせて許可信号を返送づるようにし
たものである。
［産業上の利用分野〕
本発明は、バス制御装置に関し、更に詳しくは、バス要
求後、実際の起動までにダミー時間の入るマスタ（例え
ばプロセッサのＤＭＡ装置）を合んで（１゛４成される
システムにおいて、前記マスタの持つダミー時間による
バス使用効率の低下を防ぐことが可能なバス制御装置に
関づるものである。 ゛バス制りＩ計は、バスを
介して結合する複数のマスタからバス使用の要求が競合
して出されたような場合、予め決められた優先順位に従
ってバス使用許可信号をマスタに返送するようにし、複
数のマスタ相互間でのバスの使用が混乱しないように１
すｌｌＤする装置である。
求後、実際の起動までにダミー時間の入るマスタ（例え
ばプロセッサのＤＭＡ装置）を合んで（１゛４成される
システムにおいて、前記マスタの持つダミー時間による
バス使用効率の低下を防ぐことが可能なバス制御装置に
関づるものである。 ゛バス制りＩ計は、バスを
介して結合する複数のマスタからバス使用の要求が競合
して出されたような場合、予め決められた優先順位に従
ってバス使用許可信号をマスタに返送するようにし、複
数のマスタ相互間でのバスの使用が混乱しないように１
すｌｌＤする装置である。
［従来の技術］
第５図は、従来のこの種のバス制御装置の構成例を示す
図である。図において、１１．１２〜１ｎはマスタ、１
１１１はメモリ、２は各マスタ１１〜１ｎに）Ｂ １５
’されたバス、３は各マスタ１１〜１ｎから送出される
バス使用の要求信号を受け、ぞの優先順位を判定し、判
定結果に応じてバス使用の許可信号を返送するバス競合
部である。マスタ１１．１２〜１ｎとしては、マイク［
］プロセッサ或いはＤＭＡ装置が用いられ、これらの装
置の中には、バス使用要求後、実際の起動までにダミー
時間の入る装置が含まれている。
図である。図において、１１．１２〜１ｎはマスタ、１
１１１はメモリ、２は各マスタ１１〜１ｎに）Ｂ １５
’されたバス、３は各マスタ１１〜１ｎから送出される
バス使用の要求信号を受け、ぞの優先順位を判定し、判
定結果に応じてバス使用の許可信号を返送するバス競合
部である。マスタ１１．１２〜１ｎとしては、マイク［
］プロセッサ或いはＤＭＡ装置が用いられ、これらの装
置の中には、バス使用要求後、実際の起動までにダミー
時間の入る装置が含まれている。
第６図は、このように構成されたシステムにおける動作
の一例を示すタイムチャートである。実際の起動までに
ダミー時間の入るマスタ〈例えば１１）から、（イ）に
示すようにバス要求信号ＢＲが信号線Ｌ１を介してバス
競合部３に送出されると、バス競合部３から（ロ）に示
すようにバス使用の許可信号ＢＡが信号線Ｌ２を介して
マスタ１１に返送され、マスタ１１は、（ハ）に示すよ
うに許可信号を受けてから無駄時間Ｔ１を経た後に起動
する。
の一例を示すタイムチャートである。実際の起動までに
ダミー時間の入るマスタ〈例えば１１）から、（イ）に
示すようにバス要求信号ＢＲが信号線Ｌ１を介してバス
競合部３に送出されると、バス競合部３から（ロ）に示
すようにバス使用の許可信号ＢＡが信号線Ｌ２を介して
マスタ１１に返送され、マスタ１１は、（ハ）に示すよ
うに許可信号を受けてから無駄時間Ｔ１を経た後に起動
する。
［発明が解決しようとする問題点］
このような従来のシステムにおいては、マスタがバス要
求をした後、バス競合部が直ちに許可信号を返送するよ
うにしても、マスタが実際に起Ｖ」されるまでの時間が
無駄時間となり、バス２の占有時間は、この無駄時間だ
け余計に伸びることとなる。このために、バスの性能が
低下するという問題点があった・ 本発明は、このような点に鑑みてなされたものであって
、ダミー時間を持つマスタによる占有時間を低減させ、
バス性能を向上させることのできるバス制御装置を提供
することを目的としている。
求をした後、バス競合部が直ちに許可信号を返送するよ
うにしても、マスタが実際に起Ｖ」されるまでの時間が
無駄時間となり、バス２の占有時間は、この無駄時間だ
け余計に伸びることとなる。このために、バスの性能が
低下するという問題点があった・ 本発明は、このような点に鑑みてなされたものであって
、ダミー時間を持つマスタによる占有時間を低減させ、
バス性能を向上させることのできるバス制御装置を提供
することを目的としている。
［問題点を解決するための手段１
第１図は本発明のバス制御装置の原理ブロック図である
（第５図と同一のものは同一の符号を付して示す〉。図
において、３１はバス競合部３内に設けた遅延回路、３
２は優先順位判定回路である。ダミー時間の入るマスタ
（例えば１１）からのバス要求信号が伝送される信号線
１−１は、遅延回路３１を介して優先順位判定回路３２
に接続されている。
（第５図と同一のものは同一の符号を付して示す〉。図
において、３１はバス競合部３内に設けた遅延回路、３
２は優先順位判定回路である。ダミー時間の入るマスタ
（例えば１１）からのバス要求信号が伝送される信号線
１−１は、遅延回路３１を介して優先順位判定回路３２
に接続されている。
［作用］
ダミー時間の入るマスタ１１から出力されたバス要求信
号ＢＲは、遅延回路３１に入り、ここで一定時開運れて
、優先順位判定回路３２に印加される。この結果、優先
順位判定回路３２は一定時間遅れて印加されるバス要求
信号に基づいて優先順位を判定し、許可信号Ｂ△をその
マスタに返送し、当該マスタによるバス占有時間を低減
するようにしている。
号ＢＲは、遅延回路３１に入り、ここで一定時開運れて
、優先順位判定回路３２に印加される。この結果、優先
順位判定回路３２は一定時間遅れて印加されるバス要求
信号に基づいて優先順位を判定し、許可信号Ｂ△をその
マスタに返送し、当該マスタによるバス占有時間を低減
するようにしている。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同じものは、同一の符号を付して示す。尚、
ここでは実際の起動までにダミー時間の入るマスタ１１
についてのみ示すが、バス２には、これ以外に更に複数
のマスタが接続されるものとする。
。第１図と同じものは、同一の符号を付して示す。尚、
ここでは実際の起動までにダミー時間の入るマスタ１１
についてのみ示すが、バス２には、これ以外に更に複数
のマスタが接続されるものとする。
マスタ１１において、μＰはブロレッサ、ＤＣはプロセ
ッサμＰから出力されるバス要求信号をデコードするデ
コーダであり、ＦＦＩはデコードされたバス要求信号８
Ｒを保持するメモリ手段で、ここから信号線Ｌ１にバス
要求信号ＢＲが送出される。ＦＦ２は信号線し２を介し
て送られてくる許可信＠ＢＡを受け、これを保持するメ
モリ手段である。各メモリ手段ＦＦ１．ＦＦ２としては
、例えばフリップフロップ回路が用いられる。ＧΔはメ
モリ手段１：「２の出力によって、プロセッサμＰから
のデータバス（アドレスを含むものとする）を、バス２
と結合させるゲートである。
ッサμＰから出力されるバス要求信号をデコードするデ
コーダであり、ＦＦＩはデコードされたバス要求信号８
Ｒを保持するメモリ手段で、ここから信号線Ｌ１にバス
要求信号ＢＲが送出される。ＦＦ２は信号線し２を介し
て送られてくる許可信＠ＢＡを受け、これを保持するメ
モリ手段である。各メモリ手段ＦＦ１．ＦＦ２としては
、例えばフリップフロップ回路が用いられる。ＧΔはメ
モリ手段１：「２の出力によって、プロセッサμＰから
のデータバス（アドレスを含むものとする）を、バス２
と結合させるゲートである。
メモリ１ｍにおいて、ＭＣはメモリチップ、ＣＮＴはこ
のメモリチップＭＣの制御部である。メモリ制御部ＣＮ
Ｔからは、信号ｆｌＬ３を介してマスタ１１側にレディ
信号ＲＤＹを出力する。
のメモリチップＭＣの制御部である。メモリ制御部ＣＮ
Ｔからは、信号ｆｌＬ３を介してマスタ１１側にレディ
信号ＲＤＹを出力する。
バス間合部３において、マスタ１１からの信号線Ｌ１は
、遅延回路３１を介して優先順位判定回路３２に接続さ
れている。尚、起動までにダミー時間の入らないマスタ
（図示せず）からのバス要求信号が送られてくる信号線
ＬＯは、遅延回路を介することなく、優先順位判定回路
３２に直接接続されている。
、遅延回路３１を介して優先順位判定回路３２に接続さ
れている。尚、起動までにダミー時間の入らないマスタ
（図示せず）からのバス要求信号が送られてくる信号線
ＬＯは、遅延回路を介することなく、優先順位判定回路
３２に直接接続されている。
Ｌ４は起動信号が送られる信号線で、各マスタ１１〜１
ｎ、メモリ１１１．バス競合部３に接続されている。
ｎ、メモリ１１１．バス競合部３に接続されている。
第３図は、遅延回路３１の一例を示す構成ブロック図で
ある。ここでは、クロックＣＬＫとバス要求信号ＢＲと
を入力するシフトレジスタ（例えばＬＳ７４１７４が使
用される＞ＳＲＧと、この−シフトレジスタＳＲＧから
の信号及びバス要求信号ＢＲとを入力するアンドゲート
ＡＧ△とで構成したものである。バス要求信号ＳＲは、
シフト・レジスタＳＲＧのシフト段数に対応して遅延さ
れ、優先順位判定回路３２に印加される。
ある。ここでは、クロックＣＬＫとバス要求信号ＢＲと
を入力するシフトレジスタ（例えばＬＳ７４１７４が使
用される＞ＳＲＧと、この−シフトレジスタＳＲＧから
の信号及びバス要求信号ＢＲとを入力するアンドゲート
ＡＧ△とで構成したものである。バス要求信号ＳＲは、
シフト・レジスタＳＲＧのシフト段数に対応して遅延さ
れ、優先順位判定回路３２に印加される。
このように構成された装置の動作を、第４図のタイムチ
ャートを参照して説明すれば、以下の通りである。
ャートを参照して説明すれば、以下の通りである。
今、マスタ１１から第４図（イ）に示すようにバス使用
の要求信＠ＢＲが出力されると、このバス使用要求信号
ＢＲは、信号線Ｌ１によってバス競合部３に伝送され、
遅延回路３１に印加される。
の要求信＠ＢＲが出力されると、このバス使用要求信号
ＢＲは、信号線Ｌ１によってバス競合部３に伝送され、
遅延回路３１に印加される。
バス使用要求信号ＢＲは、ここで（ロ）に示Ｊ゛ように
遅延回路３１によるπ延時間Ｔ１だけ遅れて優先順位判
定回路３２に入る。優先順位判定回路３２は、この時点
でマスタ１１からバス使用要求信号が出されたものと判
断し、他のマスタからのバス使用要求が無ければ、（ハ
）に示１゛にうに信号線Ｌ２を介してバス使用の許可信
号ＢＡをマスタ１１に向けて返送する（他のマスタから
のバス使用要求が有れば、そのマスタとの優先順位をｉ
ｌｌ定し、優先順位の高い方のマスタに向けてバス使用
許可信号を返送する）。マスタ１１はこの許可信号ＢＡ
を受け、メモリ手段ＦＦ２は、信号線Ｌ４に（ニ）に示
すように起動信号を送出するとともに、ゲートＧＡを開
とし、これにより、マスタ１１はバス２を占有してデー
タの授受を行う、以上のような動作によって、マスタ１
１がバス２を占有する時間は、そのマスタが競合部３か
ら許可信号を受けてから、データの授受を終了するまで
の時間Ｔ１１となり、遅延時間Ｔ１だけ従来システムに
比べて改善される。従って、この敗色された時間に、他
のマスタがバス２を使用することができるようことにな
り、バス性能を向上させることができる。
遅延回路３１によるπ延時間Ｔ１だけ遅れて優先順位判
定回路３２に入る。優先順位判定回路３２は、この時点
でマスタ１１からバス使用要求信号が出されたものと判
断し、他のマスタからのバス使用要求が無ければ、（ハ
）に示１゛にうに信号線Ｌ２を介してバス使用の許可信
号ＢＡをマスタ１１に向けて返送する（他のマスタから
のバス使用要求が有れば、そのマスタとの優先順位をｉ
ｌｌ定し、優先順位の高い方のマスタに向けてバス使用
許可信号を返送する）。マスタ１１はこの許可信号ＢＡ
を受け、メモリ手段ＦＦ２は、信号線Ｌ４に（ニ）に示
すように起動信号を送出するとともに、ゲートＧＡを開
とし、これにより、マスタ１１はバス２を占有してデー
タの授受を行う、以上のような動作によって、マスタ１
１がバス２を占有する時間は、そのマスタが競合部３か
ら許可信号を受けてから、データの授受を終了するまで
の時間Ｔ１１となり、遅延時間Ｔ１だけ従来システムに
比べて改善される。従って、この敗色された時間に、他
のマスタがバス２を使用することができるようことにな
り、バス性能を向上させることができる。
尚、上）ホの説明においては、マスタ１１が起動までに
ダミー時間が入るものとし１．このマスタ１１からのバ
ス要求信号を遅らせる場合を例にとって説明したが、起
動までにダミー時間が入るマスタからのバス要求信号は
、それぞれ遅延回路にてダミー時間に対応する時間だけ
遅れて、優先順位判定回路に印加するものとする。
ダミー時間が入るものとし１．このマスタ１１からのバ
ス要求信号を遅らせる場合を例にとって説明したが、起
動までにダミー時間が入るマスタからのバス要求信号は
、それぞれ遅延回路にてダミー時間に対応する時間だけ
遅れて、優先順位判定回路に印加するものとする。
［発明の効果］
以上説明したように、本発明によれば、バス要求信号を
遅らせて優先順位判定回路に印加させる構成とすること
により、起動までにダミー時間が入るマスタによるバス
占有時間を低減することができ、バス性能を向上させる
ことのできるバス制御装置を提供することができる。
遅らせて優先順位判定回路に印加させる構成とすること
により、起動までにダミー時間が入るマスタによるバス
占有時間を低減することができ、バス性能を向上させる
ことのできるバス制御装置を提供することができる。
第１図は本発明の原理ブロック図、第２図は本発明の実
施例を示す構成ブロック図、第３図は第２図におけるｉ
！！延回路の構成ブロック図、第４図は本発明のタイム
チレート、第５図は従来装置の構成ブロック図、第６図
は従来装置のタイムグーヤードである。 第１図、第２図において、 １１．１２〜１０はマスタ、 １ｍはメモリ、 ２はバス、 ３はバス競合部、 ３１は遅延回路、 ３２は曙光順位判定回路である。 本発明の実施例を丞￥８成ブロック図 第２図
施例を示す構成ブロック図、第３図は第２図におけるｉ
！！延回路の構成ブロック図、第４図は本発明のタイム
チレート、第５図は従来装置の構成ブロック図、第６図
は従来装置のタイムグーヤードである。 第１図、第２図において、 １１．１２〜１０はマスタ、 １ｍはメモリ、 ２はバス、 ３はバス競合部、 ３１は遅延回路、 ３２は曙光順位判定回路である。 本発明の実施例を丞￥８成ブロック図 第２図
Claims (1)
- 【特許請求の範囲】 バス要求後、実際の起動までにダミー時間が入るマスタ
（１１）を含む複数のマスタ（１１〜１ｎ）と、 これら複数のマスタ相互間に接続されるバス（２）と、 前記複数のマスタから出されるバス使用の要求に対して
優先順位を判定し、バス使用の許可信号を対応するマス
タに返送するバス競合部（３）とにより構成されるバス
制御装置において、 前記バス競合部（３）にマスタから出されるバス使用の
要求の信号を、所定の時間だけ遅延させる遅延回路（３
１）を設けたことを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19462386A JPS6349960A (ja) | 1986-08-20 | 1986-08-20 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19462386A JPS6349960A (ja) | 1986-08-20 | 1986-08-20 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349960A true JPS6349960A (ja) | 1988-03-02 |
Family
ID=16327599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19462386A Pending JPS6349960A (ja) | 1986-08-20 | 1986-08-20 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422758U (ja) * | 1990-06-14 | 1992-02-25 |
-
1986
- 1986-08-20 JP JP19462386A patent/JPS6349960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422758U (ja) * | 1990-06-14 | 1992-02-25 |
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