JPS5912626A - 電流切換回路 - Google Patents
電流切換回路Info
- Publication number
- JPS5912626A JPS5912626A JP57121587A JP12158782A JPS5912626A JP S5912626 A JPS5912626 A JP S5912626A JP 57121587 A JP57121587 A JP 57121587A JP 12158782 A JP12158782 A JP 12158782A JP S5912626 A JPS5912626 A JP S5912626A
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- JP
- Japan
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- emitter
- transistor
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- voltage
- trq3
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- Granted
Links
- 230000001629 suppression Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電流切換型論理回路に関する。
エミッタを相互に接続したトランジスタ対で、一方のト
ランジスタのベースを入力端子ｌＮ１７Ｃ，他方のトラ
ンジスタのベースを基準電圧源ＶＢＩＦ Ｉｃ接続した
、所謂電流切換型論理回路の一例を、第１図に示す。同
図で、入力端子ＩＮの入力レベルＶＩＮが、基準電圧源
ＶＢＩＰの電圧レベルＶＲより低い場合、トランジスタ
Ｑ！にオフ（ＯＦＦ ） ｌ、、トランジスタＱｚがオ
ン（ＯＮ）する。この時、トランジスタＯＮ時のベース
＝エミッタ電圧をＶＦとすると、トランジスタＱ１と、
トランジスタＱ２のエミッタ接続点の電位ＶＢに、Ｖｍ
＝Ｖａ−ＶｒｌＣ固定され、入力レベル■■Ｎとは無関
係となる。従って、入力レベルＶＩＮが非常に低く＜、
例えば接地電位ｕ（Ｖ）である様な時には、トランジス
タＱ１のベース＝：Ｌ ミｙ ｐ接合ｖＣＶＩＮ −Ｖ
ｉ＝Ｖｐ −ＶＲ（＜０ ） ！ ル逆方向電圧が加わ
る。
ランジスタのベースを入力端子ｌＮ１７Ｃ，他方のトラ
ンジスタのベースを基準電圧源ＶＢＩＦ Ｉｃ接続した
、所謂電流切換型論理回路の一例を、第１図に示す。同
図で、入力端子ＩＮの入力レベルＶＩＮが、基準電圧源
ＶＢＩＰの電圧レベルＶＲより低い場合、トランジスタ
Ｑ！にオフ（ＯＦＦ ） ｌ、、トランジスタＱｚがオ
ン（ＯＮ）する。この時、トランジスタＯＮ時のベース
＝エミッタ電圧をＶＦとすると、トランジスタＱ１と、
トランジスタＱ２のエミッタ接続点の電位ＶＢに、Ｖｍ
＝Ｖａ−ＶｒｌＣ固定され、入力レベル■■Ｎとは無関
係となる。従って、入力レベルＶＩＮが非常に低く＜、
例えば接地電位ｕ（Ｖ）である様な時には、トランジス
タＱ１のベース＝：Ｌ ミｙ ｐ接合ｖＣＶＩＮ −Ｖ
ｉ＝Ｖｐ −ＶＲ（＜０ ） ！ ル逆方向電圧が加わ
る。
一方、最近の高速論理回路に於いては、高速化の為、ベ
ース幅が極端に狭く、従って、比較的低いペース＝エミ
ッタ逆方向電圧ＢＶＢＰＩの印加で容易にブレークダウ
ンやパンチスルーを生ずるから、基準電圧レベルＶＢの
値によってｕ 、 Ｂ ＶＢＩ ＜ＶＲ−ＶＦとなり、
トランジスタＱ１のエミッタカラ、ベースに回って急減
に電流が流れ、素子の破壊や％動作不全の原因となり得
る。
ース幅が極端に狭く、従って、比較的低いペース＝エミ
ッタ逆方向電圧ＢＶＢＰＩの印加で容易にブレークダウ
ンやパンチスルーを生ずるから、基準電圧レベルＶＢの
値によってｕ 、 Ｂ ＶＢＩ ＜ＶＲ−ＶＦとなり、
トランジスタＱ１のエミッタカラ、ベースに回って急減
に電流が流れ、素子の破壊や％動作不全の原因となり得
る。
上記の様な、過大な逆方向電圧の印加を防止する為、第
２図に示す様なダイオードスイッチが従来より用いられ
ている。同図で、入力端子が接地レベル皮下っ念楊合、
ダイオードＤ１には抵抗ＲＢｊＪ を通してＯＮ電流が
流れ、トランジスタＱｔのペース電位は２ＶＦ以下にほ
ならない０従って一トランジスタＱｌのベース＝エミッ
タ逆方向電圧ｔａ ２Ｖｒ−Ｖａ＋Ｖｐ＝３Ｖｐ−Ｖｈ
（！： ！ Ｄ、余８ 高イＶｕ’ｅ加えない限ジ
トランジスタＱｌのエミッタ＝ペース接合がブレークダ
ウン等を起こす事ぼなくなる。
２図に示す様なダイオードスイッチが従来より用いられ
ている。同図で、入力端子が接地レベル皮下っ念楊合、
ダイオードＤ１には抵抗ＲＢｊＪ を通してＯＮ電流が
流れ、トランジスタＱｔのペース電位は２ＶＦ以下にほ
ならない０従って一トランジスタＱｌのベース＝エミッ
タ逆方向電圧ｔａ ２Ｖｒ−Ｖａ＋Ｖｐ＝３Ｖｐ−Ｖｈ
（！： ！ Ｄ、余８ 高イＶｕ’ｅ加えない限ジ
トランジスタＱｌのエミッタ＝ペース接合がブレークダ
ウン等を起こす事ぼなくなる。
しかしながら、第２図の回路では、基準電圧■の選び方
次第でに未だブレークダウンの可能性は残る事、又、入
力レベルＭＩＮが高く、トランジスタＱ２のペース−エ
ミッタに高い逆方向電圧が加わる場合には適用できない
事等の問題があり、回路設計上の制約を与えている０ 本発明の目的に、上述のトランジスタのペース＝エミッ
４逆方向電圧印加による動作不全を防止すると共に、従
来回路（Ｃあった回路設計上の制約を取り除き、入力端
子側でも、基準電圧側でも適用できる等汎用性を兼え之
回路を提供するものである。
次第でに未だブレークダウンの可能性は残る事、又、入
力レベルＭＩＮが高く、トランジスタＱ２のペース−エ
ミッタに高い逆方向電圧が加わる場合には適用できない
事等の問題があり、回路設計上の制約を与えている０ 本発明の目的に、上述のトランジスタのペース＝エミッ
４逆方向電圧印加による動作不全を防止すると共に、従
来回路（Ｃあった回路設計上の制約を取り除き、入力端
子側でも、基準電圧側でも適用できる等汎用性を兼え之
回路を提供するものである。
上記目的の為、本発明は、エミッタを相互に結合した第
１及び第２のトランジスタにより構成される電流切換型
論理回路に於いて、該第１のトランジスタのベースに、
第３のトランジスタのエミッタをｗｉｔ、、該第３のト
ランジスタのベースを、該第１及び第２のトランジスタ
のエミッタ共通接続点に接続し、更ＶＣ該第３のトラン
ジスタのコレクタを高位側電源に接続すると共に、該第
３のトランジスタの工ばツタを適当な抵抗を介して入力
端子又は基準電源に接続した事を特徴とする。
１及び第２のトランジスタにより構成される電流切換型
論理回路に於いて、該第１のトランジスタのベースに、
第３のトランジスタのエミッタをｗｉｔ、、該第３のト
ランジスタのベースを、該第１及び第２のトランジスタ
のエミッタ共通接続点に接続し、更ＶＣ該第３のトラン
ジスタのコレクタを高位側電源に接続すると共に、該第
３のトランジスタの工ばツタを適当な抵抗を介して入力
端子又は基準電源に接続した事を特徴とする。
本発明第３図に示す実施例を用いて説明する。
第３図（ａ）における本発明の第一の実施例においてに
、エミッタがトランジスタＱ１のベースに接続し、ベー
スがその工ξツタＶＣ＃続し、コレクタが電源Ｖｃｃに
接続されたトランジスタＱ８に−設けることによって、
入力端子ＩＮ側のトランジスタＱ１の工ばツタ−ペース
逆電圧葆護を行なう実施例である。同図で、入力端子Ｉ
Ｎの入力レベル、ＶＩＮが低下し、トランジスタＱ１’
ｏベース＝エミッタ逆方向電圧が、トランジスタＱａの
ベース＝エミッタ順方向電圧ＶＦに等しくなると、トラ
ンジスタＱがオンして、トランジスタＱａの工ぐツタ電
流が、電流制限抵抗ＲＢｔを通って、入力端子ＩＮから
流出する。従って、トランジスタＱｌのベース＝エミッ
タ逆方向電圧はＶＦ以上にならない。尚、トランジスタ
Ｑａのエミッタ電流ＩＢ３は、 Ｉｎ５＝（Ｖｎ−２Ｖｐ−ＶｒＮ）／ＲＢ１ とする。
、エミッタがトランジスタＱ１のベースに接続し、ベー
スがその工ξツタＶＣ＃続し、コレクタが電源Ｖｃｃに
接続されたトランジスタＱ８に−設けることによって、
入力端子ＩＮ側のトランジスタＱ１の工ばツタ−ペース
逆電圧葆護を行なう実施例である。同図で、入力端子Ｉ
Ｎの入力レベル、ＶＩＮが低下し、トランジスタＱ１’
ｏベース＝エミッタ逆方向電圧が、トランジスタＱａの
ベース＝エミッタ順方向電圧ＶＦに等しくなると、トラ
ンジスタＱがオンして、トランジスタＱａの工ぐツタ電
流が、電流制限抵抗ＲＢｔを通って、入力端子ＩＮから
流出する。従って、トランジスタＱｌのベース＝エミッ
タ逆方向電圧はＶＦ以上にならない。尚、トランジスタ
Ｑａのエミッタ電流ＩＢ３は、 Ｉｎ５＝（Ｖｎ−２Ｖｐ−ＶｒＮ）／ＲＢ１ とする。
以上の様に、本発明によれば、トランジスタのペース＝
工ばツタ逆方向電圧を検知し、同電圧を、ある値以上に
ならない様直接りラングする為、どの様な基準電圧■几
を用いても同様の効果を発揮する。
工ばツタ逆方向電圧を検知し、同電圧を、ある値以上に
ならない様直接りラングする為、どの様な基準電圧■几
を用いても同様の効果を発揮する。
第３図［有］）における本発明の他の実施例ではトラン
ジスタＱ３を差動部のトランジスタＱ２側に設けて基準
電圧源側のトランジスタＱ２のベース；エミッタ逆電圧
保護を行なうようにしている。同図の如く、トランジス
タＱ３により、トランジスｚＱｚのペース＝エミッタ逆
電圧をＶＦ以上にならない様にクランプし、トランジス
タＱ ３ （７）ＯＮＩＩ（流は、抵抗ＲＢ２を介して
、基準電圧源、ＶＲｇｐＫ流出する。
ジスタＱ３を差動部のトランジスタＱ２側に設けて基準
電圧源側のトランジスタＱ２のベース；エミッタ逆電圧
保護を行なうようにしている。同図の如く、トランジス
タＱ３により、トランジスｚＱｚのペース＝エミッタ逆
電圧をＶＦ以上にならない様にクランプし、トランジス
タＱ ３ （７）ＯＮＩＩ（流は、抵抗ＲＢ２を介して
、基準電圧源、ＶＲｇｐＫ流出する。
更に、第４図に、入力側及び基準電圧側相方のトランジ
スタを過大なベース＝エミッタ逆方向電圧印加から防止
する事を目的とした他の実施例で、トランジスタＱ３．
Ｑ４により、トランジスタＱｌ。
スタを過大なベース＝エミッタ逆方向電圧印加から防止
する事を目的とした他の実施例で、トランジスタＱ３．
Ｑ４により、トランジスタＱｌ。
Ｑ２のベース＝エミッタ逆方向電圧をクランプしている
。尚、トランジスタＱ４のエミッタ電流制限抵抗は、基
準電圧発生用抵抗Ｒｘ、Ｒ２の内、抵抗Ｒ２にて代用し
ている。
。尚、トランジスタＱ４のエミッタ電流制限抵抗は、基
準電圧発生用抵抗Ｒｘ、Ｒ２の内、抵抗Ｒ２にて代用し
ている。
以上の様に、本発明によれば、基準電源電圧の値の如何
に係らず、又、入力端子側、基準電源側倒れのトランジ
スタに対しても適用し得る汎用性の高いベースにエミッ
タ逆方向電圧抑制を行なう事が出来る。
に係らず、又、入力端子側、基準電源側倒れのトランジ
スタに対しても適用し得る汎用性の高いベースにエミッ
タ逆方向電圧抑制を行なう事が出来る。
本発明は、Ｃ−ＭＯ８ＩＣの出力を入力とする電流切換
型論理回路の様に、入力レベルが高位側電源電圧値から
接地レベルまで、大きく振れる様な場合に、入力部分の
トランジスタｖｃ過大なエミッタ＝ペース逆方向電圧が
加わる事を有効に防止できる為、各種ＩＣ混用システム
に使用する電流切換型論理ＩＣｖｃ特に好適である。
型論理回路の様に、入力レベルが高位側電源電圧値から
接地レベルまで、大きく振れる様な場合に、入力部分の
トランジスタｖｃ過大なエミッタ＝ペース逆方向電圧が
加わる事を有効に防止できる為、各種ＩＣ混用システム
に使用する電流切換型論理ＩＣｖｃ特に好適である。
尚以上の説明では、単一人力について述べたが、多入力
及び、相補入力を有する場合でも同様に適用し得る事は
明らかである。
及び、相補入力を有する場合でも同様に適用し得る事は
明らかである。
第１図および第２図は従来の回路を示す図、第３図（ａ
）、 （ｂ）および第４図は本発明の実施例を示す図で
ある。 工Ｎ：入力端子、 ＶＲＩ！ＩＦ：基準電圧綜、几し：
負荷抵抗、Ｉｃ：定電流源、Ｑｌ−Ｑ４ ： ）ニアｙ
ジスタ、Ｄｌ：ダイオード、ＲＢＪＩ！”’−）？Ｂ２
；電流制限用抵抗、Ｖｃｃ ：高位側電圧源、几ｔ、
Ｒ２：基準電圧発生冶 １ 回 第 Ｚ 閏
）、 （ｂ）および第４図は本発明の実施例を示す図で
ある。 工Ｎ：入力端子、 ＶＲＩ！ＩＦ：基準電圧綜、几し：
負荷抵抗、Ｉｃ：定電流源、Ｑｌ−Ｑ４ ： ）ニアｙ
ジスタ、Ｄｌ：ダイオード、ＲＢＪＩ！”’−）？Ｂ２
；電流制限用抵抗、Ｖｃｃ ：高位側電圧源、几ｔ、
Ｒ２：基準電圧発生冶 １ 回 第 Ｚ 閏
Claims (1)
- エミッタを相互に結合した第１及び第２のトランジスタ
によ）構成される電流切換型論理回路に於いて、該第１
のトランジスタのベースに第３のトランジスタのエミッ
タを接続し、該第３のトランジスタのベースを該第１及
び第２のトランジスタのエミッタ共通接続点に接続し、
更に該第３のトランジスタのコレクタを高位側電源に接
続すると共に、該第３のトランジスタのエミッタヲ、適
当な抵抗を介して、入力端子又は基準電圧源に接続した
事を特徴とする電流切換型論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121587A JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121587A JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5912626A true JPS5912626A (ja) | 1984-01-23 |
| JPH0261820B2 JPH0261820B2 (ja) | 1990-12-21 |
Family
ID=14814930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121587A Granted JPS5912626A (ja) | 1982-07-13 | 1982-07-13 | 電流切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912626A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029007A (ja) * | 1983-07-27 | 1985-02-14 | Mitsubishi Electric Corp | 出力回路 |
| US6274519B1 (en) * | 1997-08-21 | 2001-08-14 | Michiko Omori | Food wrapping cloth |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-07-13 JP JP57121587A patent/JPS5912626A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175856A (ja) * | 1982-04-07 | 1983-10-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029007A (ja) * | 1983-07-27 | 1985-02-14 | Mitsubishi Electric Corp | 出力回路 |
| US6274519B1 (en) * | 1997-08-21 | 2001-08-14 | Michiko Omori | Food wrapping cloth |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261820B2 (ja) | 1990-12-21 |
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