JPS591420Y2 - スイッチング・トランジスタの駆動回路 - Google Patents
スイッチング・トランジスタの駆動回路Info
- Publication number
- JPS591420Y2 JPS591420Y2 JP16784678U JP16784678U JPS591420Y2 JP S591420 Y2 JPS591420 Y2 JP S591420Y2 JP 16784678 U JP16784678 U JP 16784678U JP 16784678 U JP16784678 U JP 16784678U JP S591420 Y2 JPS591420 Y2 JP S591420Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switching transistor
- circuit
- base
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
Description
【考案の詳細な説明】
本考案は、スイッチング・トランジスタの駆動回路に関
するものである。
するものである。
スイッチング・レギュレータ等のための大電力。
高速スイッチング・トランジスタは、高速化と損失低減
のために、ベース駆動回路に種々の工夫がこらされてき
たが、各方式には一長一短がある。
のために、ベース駆動回路に種々の工夫がこらされてき
たが、各方式には一長一短がある。
すなわち、第１図のように、スイッチング・トランジス
タＱ１を、トランス結合されたトランジスタＱ２で駆動
する従来の方式は、広く用いられる方法であって、効率
はよいが、トランスＴにおけるフライバック電圧が問題
になることと、ターン・オフ時のスイッチング・トラン
ジスタＱ１のストレージ抜き取り用のインピーダンスが
あまり低くできないことが欠点である。
タＱ１を、トランス結合されたトランジスタＱ２で駆動
する従来の方式は、広く用いられる方法であって、効率
はよいが、トランスＴにおけるフライバック電圧が問題
になることと、ターン・オフ時のスイッチング・トラン
ジスタＱ１のストレージ抜き取り用のインピーダンスが
あまり低くできないことが欠点である。
またトランスを用いることと、そのフライ・バック電圧
のため、駆動回路または全回路をＩＣ化できないのが不
満である。
のため、駆動回路または全回路をＩＣ化できないのが不
満である。
これに対して、第２図のように、スイッチング・トラン
ジスタＱ１のベース・エミッタ間に、ストレージ抜き取
り用の第３のトランジスタＱ３を設けた従来の他の方式
は、第１図の装置の欠点を改善しているが、トランジス
タＱ３のトリガ経路が、スイッチング・トランジスタＱ
１の駆動経路とは別に必要なため、回路構成が若干複雑
となる。
ジスタＱ１のベース・エミッタ間に、ストレージ抜き取
り用の第３のトランジスタＱ３を設けた従来の他の方式
は、第１図の装置の欠点を改善しているが、トランジス
タＱ３のトリガ経路が、スイッチング・トランジスタＱ
１の駆動経路とは別に必要なため、回路構成が若干複雑
となる。
スイッチング・トランジスタの駆動回路の他の従来例と
しては、特開昭５１−１３５３５５号公報に記載された
ものがある。
しては、特開昭５１−１３５３５５号公報に記載された
ものがある。
この回路は、エミッタ接地型トランジスタのベースと信
号源との間に該エミッタ接地型トランジスタの順ベース
電流方向となる向きにダイオードを挿入し、このダイオ
ードとトランジスタのベースの間にコンデンサと抵抗の
並列回路を挿入し、該ダイオードのアノードとカソード
に前記エミッタ接地型トランジスタと逆極性（逆導電型
）のコレクタ接地型トランジスタのベースとエミッタを
前記ダイオードに対して逆接続するとともに、前記コレ
クタ接地型トランジスタのコレクタとベース間に抵抗器
を接続したことを特徴とするものである。
号源との間に該エミッタ接地型トランジスタの順ベース
電流方向となる向きにダイオードを挿入し、このダイオ
ードとトランジスタのベースの間にコンデンサと抵抗の
並列回路を挿入し、該ダイオードのアノードとカソード
に前記エミッタ接地型トランジスタと逆極性（逆導電型
）のコレクタ接地型トランジスタのベースとエミッタを
前記ダイオードに対して逆接続するとともに、前記コレ
クタ接地型トランジスタのコレクタとベース間に抵抗器
を接続したことを特徴とするものである。
この回路は、前記２つの従来例のように、フライバック
電圧の問題や、ストレージ抜取りトランジスタのために
別の駆動回路を必要とする問題はないが、コレクタ接地
型トランジスタすなわちストレージ抜取りトランジスタ
のコレクタとベース間に並列に抵抗器を必要とする。
電圧の問題や、ストレージ抜取りトランジスタのために
別の駆動回路を必要とする問題はないが、コレクタ接地
型トランジスタすなわちストレージ抜取りトランジスタ
のコレクタとベース間に並列に抵抗器を必要とする。
この抵抗器は、スイッチング・トランジスタの駆動信号
源に並列に接続されるので、この抵抗において駆動信号
源の電力が消費される。
源に並列に接続されるので、この抵抗において駆動信号
源の電力が消費される。
したがって、この第３の従来例は、駆動信号源からみて
電力効率の悪いものとなる。
電力効率の悪いものとなる。
ＩＣ化するためには、できるだけ消費電力が少ない回路
が必要とされる。
が必要とされる。
本考案の目的は、回路構成が簡単で、消費電力が少なり
ＩＣ化に適するスイッチング・トランジスタの駆動回路
を提供することにある。
ＩＣ化に適するスイッチング・トランジスタの駆動回路
を提供することにある。
本考案は、コンテ゛ンサを駆動信号源側とし駆動信号に
対して順方向となるダイオードをトランジスタ側として
スイッチング・トランジスタのベースに直列に接続され
たコンデンサとダイオードの直列回路、この直列回路に
並列に接続された抵抗、および、スイッチング・トラン
ジスタとは相補的な特性を持ち、エミッタ・コレクタ回
路がスイッチング・トランジスタのベース・エミッタ間
に並列に接続され、ベースが前記コンデンサとダイオー
ドの直列接続点に接続されたトランジスタを具備するス
イッチング・トランジスタの駆動回路、によって上記の
目的を達成したものである。
対して順方向となるダイオードをトランジスタ側として
スイッチング・トランジスタのベースに直列に接続され
たコンデンサとダイオードの直列回路、この直列回路に
並列に接続された抵抗、および、スイッチング・トラン
ジスタとは相補的な特性を持ち、エミッタ・コレクタ回
路がスイッチング・トランジスタのベース・エミッタ間
に並列に接続され、ベースが前記コンデンサとダイオー
ドの直列接続点に接続されたトランジスタを具備するス
イッチング・トランジスタの駆動回路、によって上記の
目的を達成したものである。
以下、図面によって本考案を説明する。
第３図は本考案実施例の電気的接続図である。
第３図において、Ｑｌはスイッチング・トランジスタ、
Ｑ２はその駆動用のトランジスタ、Ｑ３はストレージ抜
き取り用のトランジスタで、スイッチング・トランジス
タＱ１とは相補的な特性なもの、Ｒは抵抗、Ｃはコンデ
ンサ、Ｄはダイオードである。
Ｑ２はその駆動用のトランジスタ、Ｑ３はストレージ抜
き取り用のトランジスタで、スイッチング・トランジス
タＱ１とは相補的な特性なもの、Ｒは抵抗、Ｃはコンデ
ンサ、Ｄはダイオードである。
抵抗Ｒはスイッチング・トランジスタＱ１のベースに直
列に接続され、この抵抗Ｒに並列に、コンデンサＣとダ
イオードＤの直列回路が接続される。
列に接続され、この抵抗Ｒに並列に、コンデンサＣとダ
イオードＤの直列回路が接続される。
トランジスタＱ３のベースは、コンテ゛ンサＣとダイオ
ードＤの直列接続点に接続される。
ードＤの直列接続点に接続される。
抵抗Ｒとコンテ゛ンサＣとダイオードＤからなる回路は
、スイッチング・トランジスタＱ１の駆動電流に対して
は実質的にＲとＣの並列回路となる。
、スイッチング・トランジスタＱ１の駆動電流に対して
は実質的にＲとＣの並列回路となる。
これら並列回路とコモンラインの間には、なんらの抵抗
も接続されない。
も接続されない。
したがって、それによる消費電力の発生がない。
第３図の回路はスイッチング・トランジスタＱ１として
ＮＰＮ形を用いたものであるが、スイッチング・トラン
ジスタＱ１をＰＮＰ形としたときは第４図のようになる
。
ＮＰＮ形を用いたものであるが、スイッチング・トラン
ジスタＱ１をＰＮＰ形としたときは第４図のようになる
。
このように構成された回路の動作は次のとおりである。
動作説明図を第５図に示す。駆動トランジスタＱ２がオ
ンになると、スイッチング・トランジスタＱ１のベース
には、ＣＲ回路の働きによりスピード・アップされた駆
動電流が流れる。
ンになると、スイッチング・トランジスタＱ１のベース
には、ＣＲ回路の働きによりスピード・アップされた駆
動電流が流れる。
このためスイッチング・トランジスタＱ１は急速にオン
となる。
となる。
駆動トランジスタＱ２がオフになり、ＲＣ回路に加わる
駆動電圧が零になると、駆動期間中にコンデンサＣに充
電された電圧により、トランジスタＱ３のベース・エミ
ッタ間には順バイアスが加えられ、これによってトラン
ジスタＱ３はオンとなる。
駆動電圧が零になると、駆動期間中にコンデンサＣに充
電された電圧により、トランジスタＱ３のベース・エミ
ッタ間には順バイアスが加えられ、これによってトラン
ジスタＱ３はオンとなる。
このオンの期間は時定数ＣＲによって定まる。
トランジスタＱ３がオンになると、スイッチング・トラ
ンジスタＱ１のベースとエミッタは極＜低いインピーダ
ンスによって短絡されるので、この短絡路を通じてスイ
ッチング・トランジスタＱ１のベースのストレージは急
速に放出される。
ンジスタＱ１のベースとエミッタは極＜低いインピーダ
ンスによって短絡されるので、この短絡路を通じてスイ
ッチング・トランジスタＱ１のベースのストレージは急
速に放出される。
以上のように、本考案によれば、コンテ゛ンサを駆動信
号源側とし駆動信号に対して順方向となるダイオードを
トランジスタ側としてスイッチング・トランジスタのベ
ースに直列に接続されたコンテ゛ンサとダイオードの直
列回路、この直列回路に並列に接続された抵抗、および
、スイッチング・トランジスタとは相補的な特性を持ち
、エミッタ・コレクタ回路がスイッチング・トランジス
タのベース・エミッタ間に並列に接続され、ベースが前
記コンデンサとダイオードの直列接続点に接続されたト
ランジスタを具備するスイッチング・トランジスタの駆
動回路が構成される。
号源側とし駆動信号に対して順方向となるダイオードを
トランジスタ側としてスイッチング・トランジスタのベ
ースに直列に接続されたコンテ゛ンサとダイオードの直
列回路、この直列回路に並列に接続された抵抗、および
、スイッチング・トランジスタとは相補的な特性を持ち
、エミッタ・コレクタ回路がスイッチング・トランジス
タのベース・エミッタ間に並列に接続され、ベースが前
記コンデンサとダイオードの直列接続点に接続されたト
ランジスタを具備するスイッチング・トランジスタの駆
動回路が構成される。
このような本考案によれば、回路構成が簡単で、消費電
力が少なく、ＩＣ化に適するスイッチング・トランジス
タの駆動回路が実現できる。
力が少なく、ＩＣ化に適するスイッチング・トランジス
タの駆動回路が実現できる。
第１図および第２図は従来例の電気的接続図、第３図お
よび第４図は本考案実施例の電気的接続図、第５図は第
３図の回路の動作説明図である。 Ｑｌ・・・・・・スイッチング・トランジスタ、Ｑ２・
・・・・・駆動用トランジスタ、Ｑ３・・・・・・スト
レージ抜き取り用トランジスタ、Ｒ・・・・・・抵抗、
Ｃ・・・・・・コンテ゛ンサ、Ｄ・・・・・・ダイオー
ド。
よび第４図は本考案実施例の電気的接続図、第５図は第
３図の回路の動作説明図である。 Ｑｌ・・・・・・スイッチング・トランジスタ、Ｑ２・
・・・・・駆動用トランジスタ、Ｑ３・・・・・・スト
レージ抜き取り用トランジスタ、Ｒ・・・・・・抵抗、
Ｃ・・・・・・コンテ゛ンサ、Ｄ・・・・・・ダイオー
ド。
Claims (1)
- コンテ゛ンサを駆動信号源側とし駆動信号に対して順方
向となるダイオードをトランジスタ側としてスイッチン
グ・トランジスタのベースに直列に接続されたコンデン
サとダイオードの直列回路、この直列回路に並列に接続
された抵抗、および、スイッチング・トランジスタとは
相補的な特性を持ち、エミッタ・コレクタ回路がスイッ
チング・トランジスタのベース・エミッタ間に並列に接
続され、ベースが前記コンテ゛ンサとダイオードの直列
接続点に接続されたトランジスタを具備するスイッチン
グ・トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784678U JPS591420Y2 (ja) | 1978-12-05 | 1978-12-05 | スイッチング・トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16784678U JPS591420Y2 (ja) | 1978-12-05 | 1978-12-05 | スイッチング・トランジスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5583885U JPS5583885U (ja) | 1980-06-10 |
| JPS591420Y2 true JPS591420Y2 (ja) | 1984-01-14 |
Family
ID=29168422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16784678U Expired JPS591420Y2 (ja) | 1978-12-05 | 1978-12-05 | スイッチング・トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS591420Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683383A (en) * | 1984-07-19 | 1987-07-28 | Tandem Computers Incorporated | Driver circuit for a three-state gate array using low driving current |
-
1978
- 1978-12-05 JP JP16784678U patent/JPS591420Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5583885U (ja) | 1980-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS54159157A (en) | Drive circuit for inductive load | |
| US4246501A (en) | Gated back-clamped transistor switching circuit | |
| JPH0688194U (ja) | 同期整流回路 | |
| JP2638625B2 (ja) | Ｍｏｓ−ｆｅｔゲート駆動回路 | |
| JP3396605B2 (ja) | 同期整流回路の制限回路 | |
| JPH0728739Y2 (ja) | 駆動回路 | |
| JP3508965B2 (ja) | スイッチ素子の駆動回路 | |
| JPH0779229B2 (ja) | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 | |
| JPH0416504Y2 (ja) | ||
| JPH0326679Y2 (ja) | ||
| JPH04157918A (ja) | スイッチング装置 | |
| JPH0424655Y2 (ja) | ||
| JPH04128435U (ja) | パワーｍｏｓ ｆｅｔ用絶縁形ドライブ回路 | |
| JPH066629Y2 (ja) | スイツチング回路 | |
| JPH0158757B2 (ja) | ||
| JPS6349099Y2 (ja) | ||
| JPS5995792U (ja) | ゲ−ト回路 | |
| JPS60134326U (ja) | 高耐圧直流スイツチング回路 | |
| JPS6011681U (ja) | 電源回路 | |
| JPH0195826U (ja) | ||
| JPS58174941U (ja) | 直流電流制限器 | |
| JPS63181964U (ja) | ||
| JPH07288074A (ja) | リレー駆動回路 | |
| JPS6011683U (ja) | 電源回路 | |
| JPH02110996U (ja) |