JPH0432422B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、プログラムロード方式に関し、特に
メインプロセツサとは別にＩ／Ｏデバイス、通信
回線制御のために専用のサブプロセツサを持つマ
ルチプロセツサシステムを構築するコンピユータ
システムにおいて、サブプロセツサブロツクへの
制御プログラムのロード方式に関する。

従来技術の説明 一般に、サブプロセツサブロツク側の制御プロ
グラムは、ROMに格納されてＨ／Ｗとして固定
内蔵化するか、またはメインブロツク側より初期
起動時にロードする方法がある。前者の場合には
ROMの容量に依存され、Ｈ／Ｗ量が増えかつシ
ステム制御上、拡張性に乏しいことから、後者の
方法をとるのが一般的である。

しかしながら、後者の場合には、制御プログラ
ムがロードされるサブプロセツサのメモリブロツ
クをシステムバス上につなぎ込むことから、プロ
グラムロードを行なうためだけの制御回路が必要
となり、それだけＨ／Ｗ量の増大は避けられず、
ロード制御も複雑となる欠点があつた。

発明の目的 本発明は従来の上記欠点を解消する為になされ
たものであり、従つて本発明の目的は、メインプ
ロセツサがサブプロセツサのシステムクロツクを
直接制御し、サブプロセツサの制御プログラムが
ロードされるメモリブロツクのアドレスをメイン
プセツサから与えず、サブプロセツサのインスト
ラクシヨンフエツチサイクルにて送出されるアド
レスをそのままロードアドレスとして用いること
により、サブプロセツサとメインプセツサとのイ
ンターフエイス制御回路の構成量を軽減し、ロー
ド制御のための簡便な方式を提供することにあ
る。

発明の構成 上記目的を達成する為に、本発明に係るプログ
ラムロード方式は、サブプロセツサを持つマルチ
プロセツサシステムにおいて、サブプロセツサの
制御を行なうためのプログラムを格納するメモリ
ブロツクへのメインプセツサ側からのロード制御
について、メインプセツサが直接サブプロセツサ
のシステムクロツクを制御し、サブプロセツサの
インストラクシヨンフエツチサイクルで送出され
るアドレスをロードアドレスとして与え、実行サ
イクルとの間隙にロードデータを書込むことを特
徴とする。

発明の原理と作用 通常、プロセツサの状態は、インストラクシヨ
ンフエツチサイクルと実行サイクルに分かれる。
各サイクルはプロセツサに入力しているシステム
クロツクに同期して動いており、この時、クロツ
クを一旦止めれば（固定入力）その直前での状態
を保つことになる。したがつて、インストラクシ
ヨンフエツチサイクルでクロツクを止めると、そ
の時のアドレスはフエツチアドレスを指示したま
まとなり、一方実行サイクルでNOP（No
operation）動作を実行すれば次のフエツチアド
レスはインクリメントされたアドレスを指示する
ことになる。

発明の実施例の説明 次に本発明をその好ましい一実施例について図
面を参照して具体的に説明する。

第１図は本発明の一実施例を示し、本発明の主
眼となるサブプロセツサとそのプログラムが格納
されるメモリ部及びシステムバスとのブロツク構
成図である。図において、参照番号１はシステム
バスを示し、該システムバス１にはデータ信号入
力とその切換制御を行なうバス制御部２及びサブ
プロセツサ７へReset入力を与え且つクロツク制
御部３に接続されるＩ／Ｏデコーダ８が接続され
ている。サブプロセツサ７のクロツクは、通常動
作中においてはクロツクジエネレータ５から供給
され、プログラムロード時にはメイン側からの
Ｉ／Ｏ命令によるON／OFFの遷移信号がクロツ
クとして供給される。

第２図ａ〜ｅは本発明に係るロード方式の特徴
を説明するためのタイングチヤートである。ただ
し、サブプロセツサ７の種類に応じてインストラ
クシヨンフエツチサイクルと実行サイクルとのク
ロツク数は数サイクル必要とするが、わかりやす
くするために、それぞれ１サイクルにてプロセツ
サの状態が遷移するものとし、クロツクON（ま
たはOFF）の状態を保持すればプロセツサの状
態が遷移することなく保持した状態を保つものと
する。メインプロセツサ１０は、サブプロセツサ
７の動作を駆動するクロツク（入力）信号９の繰
り返し入力をON（またはOFF）レベルに保持さ
せることにより、サブプロセツサ７の内部の動作
を停止させる操作を行う。その動作停止をインス
トラクシヨンフエツチサイクルに入つた直後に行
うことによつて、プロセツサ状態、出力状態をそ
のインストラクシヨンフエツチサイクルの状態に
保持させるものとする。

本発明を更に詳細に説明するに、まずサブプロ
セツサ７を初期化するために、メインプロセツサ
１０側からのＩ／Ｏ命令によりリセツト信号４を
“ON”としてサブプロセツサ７のシステムクロ
ツク９をメインプロセツサ１０からのＩ／Ｏ命令
による遷移信号に切り換え“ON”入力とする。

この状態でサブプロセツサ７は最初のフエツチ
サイクルに入り、メモリ６へのフエツチアドレス
は０番地を指示する。ここで、メインプロセツサ
１０から書込信号とサブプロセツサ７のNOPコ
ードを送出してメモリ６の０番地にNOPコード
を書込む。次にサブプロセツサシステムクロツク
を“OFF”とすればサブプロセツサ７はフエツ
チアドレスで示すメモリ内容を取り込み、次の実
行サイクルに入るまでアドレスは０番地のままで
保つ。この時更にメインプロセツサ１０から最初
のロードすべきデータを書込み信号と共に送出す
れば、０番地にはそのデータが新ためて書込まれ
ることになる。

ここで、システムクロツク９を“ON”として
実行サイクルに入ると、サブプロセツサ７はイン
ストラクシヨンコードとしてNOPを取込んでい
るために、外部に対しては何らの動作も与えずク
ロツクの遷移により次のインストラクシヨンフエ
ツチに入ることになる。この場合、フエツチアド
レスは直前のフエツチアドレスに対して＋１イン
クリメントされ、１番地を指示する。そしてこの
状態で更に上記処理をくり返すことによつてロー
ドが完了する。

ロードしたプログラムへ制御を移すにはサブプ
ロセツサ７に再度リセツトをかけ、０番地スター
トとする。ただし、サブプロセツサ７へのクロツ
ク９はシステムクロツクジエネレータ５から基本
クロツクの入力モードとしておく。

発明の効果 以上説明したように、本発明によれば、サブプ
ロセツサのクロツク制御により、ロードアドレス
をサブプロセツサからのアドレスを利用すること
によつて、メインプロセツサからの直接のアドレ
ス制御を行なう必要がなくなり、簡易なインター
フエイスを構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を部分的に示したブ
ロツク構成図である。 １…システムバス（Ｓ−BUS）、２…データバ
ス制御部（DBC）、３…クロツク制御部
（CLKC）、４…リセツト信号（Reset）、５…シス
テムクロツクジエネレータ（OSC）、６…メモリ
（MEMO）、７…サブプロセツサ（SCPU）、８…
Ｉ／Ｏデコーダ（Ｄ）、９…システムクロツク
（Ｓ−CLK）、１０…メインプロセツサ。 第２図は本発明を説明するためのタイミングチ
ヤートである。 ａ…リセツト信号４、ｂ…サブプロセツサのス
テートサイクル（Ｆ：インストラクシヨンフエツ
チサイクル、Ｅ：実行サイクル）、ｃ…サブプロ
セツサシステムクロツク９、ｄ…サブプロセツサ
送出アドレス、ｅ…メモリ書込みデータ
（NOP：No operationコード、Ｄ１，Ｄ２：ロ
ードデータ）。

Claims (1)

1. 【特許請求の範囲】 １ Ｉ／Ｏデバイス、通信制御等のための専用の
   サブプロセツサを持つマルチプロセツサシステム
   を構成するコンピユータにおいて、前記サブプロ
   セツサはそれを制御するためのプログラムを格納
   するべきメモリを有し、メインプロセツサは、
   Ｉ／Ｏデコーダ及びクロツク制御部を介して直接
   前記サブプロセツサのシステムクロツクを制御
   し、前記サブプロセツサのインストラクシヨンフ
   エツチサイクルで送出されるアドレスを前記メモ
   リのロードアドレスとして与え、以下の(1)〜(6)に
   示す手順より、インストラクシヨンフエツチサイ
   クルと実行サイクルとの間でプログラムロードを
   行うことを特徴とするサブプロセツサシステムへ
   のプログラムロード方法。 (1) サブプロセツサをメインプロセツサからリセ
   ツトする (2) サブプロセツサのクロツクを制御することに
   よつて、サブプロセツサをインストラクシヨン
   フエツチサイクルにする (3) (2)のインストラクシヨンフエツチサイクルの
   間に、メインプロセツサからNOPコードをサ
   ブプロセツサの指定するアドレスに書込む (4) クロツクを制御し、サブプロセツサにNOP
   をフエツチしてサブプロセツサのインストラク
   シヨンフエツチサイクルを終了させ、その後メ
   インプロセツサからサブプロセツサの指定する
   上記アドレスにロードデータを書込む (5) クロツクを制御し、サブプロセツサを実行サ
   イクルとし、NOPを実行しアドレスをインク
   リメントする (6) 以上の(2)〜(5)を繰り返す。