JPS59161122A - トランジスタの駆動回路 - Google Patents
トランジスタの駆動回路Info
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- JPS59161122A JPS59161122A JP58034585A JP3458583A JPS59161122A JP S59161122 A JPS59161122 A JP S59161122A JP 58034585 A JP58034585 A JP 58034585A JP 3458583 A JP3458583 A JP 3458583A JP S59161122 A JPS59161122 A JP S59161122A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
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- H03K17/04—Modifications for accelerating switching
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- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、変成器を介してトランジスタを高速で駆動す
る回路に関するものである。
る回路に関するものである。
トランジスタを高速で駆動するには、バイポーラトラン
ジスタの場合は、ターンオン時に小さい駆動インピーダ
ンスでペースに電流を供給し、ターンオフ時にペースの
蓄積電荷を急速に引き出すためペース・エミッタ間に小
さい駆動インピーダンスの回路を接続する必要がある。
ジスタの場合は、ターンオン時に小さい駆動インピーダ
ンスでペースに電流を供給し、ターンオフ時にペースの
蓄積電荷を急速に引き出すためペース・エミッタ間に小
さい駆動インピーダンスの回路を接続する必要がある。
また、ＭＯＳ ＦＥＴ （絶縁ゲート形電界効果トラン
ジスタ）の場合は、ゲート・ソース間静電容量を小さい
駆動インピーダンスの回路で急速に充放電することによ
り、ＭＯＳ ＦＥＴの高速なスイッチング動作が得られ
る。
ジスタ）の場合は、ゲート・ソース間静電容量を小さい
駆動インピーダンスの回路で急速に充放電することによ
り、ＭＯＳ ＦＥＴの高速なスイッチング動作が得られ
る。
第１図は、従来のトランジスタの駆動回路の一例の回路
図であって、変成器を介してトランジスタの駆動をする
回路に対するもの、第２図は、その動作波形図もある。
図であって、変成器を介してトランジスタの駆動をする
回路に対するもの、第２図は、その動作波形図もある。
ここで、１は入力電源、、２は駆動スイッチ素子のトラ
ンジスタ、３は第１の巻線４．第２の巻線５．第６の巻
線６を有する変成器、７．８はダイオード、９は被駆動
トランジスタのＭＯ８ＦＥＴ１１０はそのターンオフ制
御用のトランジスタ、１１は同抵抗器である。なお、第
２図において、■Ｃ′Ｅはトランジスタ２のコレクタ螢
エミッ１’ 間！圧、ＶＧ８ハＭＯ８ＦＥＴ ９ ノゲ
ート・ソース間電圧である。
ンジスタ、３は第１の巻線４．第２の巻線５．第６の巻
線６を有する変成器、７．８はダイオード、９は被駆動
トランジスタのＭＯ８ＦＥＴ１１０はそのターンオフ制
御用のトランジスタ、１１は同抵抗器である。なお、第
２図において、■Ｃ′Ｅはトランジスタ２のコレクタ螢
エミッ１’ 間！圧、ＶＧ８ハＭＯ８ＦＥＴ ９ ノゲ
ート・ソース間電圧である。
トランジスタ２は、人力電源１と第１の巻線４と直列に
接続され、人力電源１０両端は、第３の巻＃６とダイオ
ード７とが直列になって接続され、第２の巻線５は、そ
の片端がＭＯ８ＦＥＴ９０ソースＳに、またその他端が
ダイオード８を順方向に通してＭＯＳ ＦＥＴ ９のゲ
ートＧに接続されている。トランジスタ１０は、そのエ
ミッタがＭＯＳ ＦＥＴ ９のゲートｑに、そのコレク
タがＭＯＳ ＦＥ’ｌ’ ９のソースＳに、更にそのベ
ースが抵抗器１１を通してダイオード８のアノードに接
続されている。
接続され、人力電源１０両端は、第３の巻＃６とダイオ
ード７とが直列になって接続され、第２の巻線５は、そ
の片端がＭＯ８ＦＥＴ９０ソースＳに、またその他端が
ダイオード８を順方向に通してＭＯＳ ＦＥＴ ９のゲ
ートＧに接続されている。トランジスタ１０は、そのエ
ミッタがＭＯＳ ＦＥＴ ９のゲートｑに、そのコレク
タがＭＯＳ ＦＥ’ｌ’ ９のソースＳに、更にそのベ
ースが抵抗器１１を通してダイオード８のアノードに接
続されている。
まず、時刻ｔ０でトランジスタ２がオンすると、入力電
源１の電圧が第１の巻線４０両端に印加゛されるので、
それによって第２の巻線５の両端に生じた誘起電圧は、
ダイオード８を通してＭＯＳ ＦＥＴ ９のゲートＧに
正極性の電圧を与え、これをターンオンせしめる（ Ｍ
ＯＳ ＦＥＴ ｑはＮチャネル形のものであるとする。
源１の電圧が第１の巻線４０両端に印加゛されるので、
それによって第２の巻線５の両端に生じた誘起電圧は、
ダイオード８を通してＭＯＳ ＦＥＴ ９のゲートＧに
正極性の電圧を与え、これをターンオンせしめる（ Ｍ
ＯＳ ＦＥＴ ｑはＮチャネル形のものであるとする。
）。この時、 ＭＯＳＦＥＴ ９のゲート・ソース間静
電容量は、駆動回路系に抵抗素子が含まれていないため
急速に充電され、ＭＯＳ ＦＥＴ ９のターンオン動作
は高速で行われる。
電容量は、駆動回路系に抵抗素子が含まれていないため
急速に充電され、ＭＯＳ ＦＥＴ ９のターンオン動作
は高速で行われる。
時刻ｔ１でトランジスタ２がオフすると、変成器６の各
巻線には逆極性電圧が生ずる（第１図において、巻始め
方向を□示す黒丸端が負極性となる）。
巻線には逆極性電圧が生ずる（第１図において、巻始め
方向を□示す黒丸端が負極性となる）。
この時、トランジスタ１０のエミッタ電位は、上記ゲー
ト・ソース間静電容量の充電電圧により、ＭＯＳ ＦＥ
Ｔ ９のソース電位に対して正極性電・ ６ ・ 位である。したがって、ダイオード８のアノードが負極
性電位となり、トランジスタ１０は、そのエミッタから
抵抗器１１を通してベース電流が流れてターンオンをす
る。
ト・ソース間静電容量の充電電圧により、ＭＯＳ ＦＥ
Ｔ ９のソース電位に対して正極性電・ ６ ・ 位である。したがって、ダイオード８のアノードが負極
性電位となり、トランジスタ１０は、そのエミッタから
抵抗器１１を通してベース電流が流れてターンオンをす
る。
そのため、ＭＯＳ ＦＥＴ ９は、そのゲート・ソース
間静電容量に充電された電荷がトランジスタ１０のエミ
ッタからコレクタへ放電するので、比較的高速でターン
オフをする。
間静電容量に充電された電荷がトランジスタ１０のエミ
ッタからコレクタへ放電するので、比較的高速でターン
オフをする。
ＭＯＳ ＦＥＴ ９ ノゲート−７一ス間ＷＬ圧Ｖａｓ
が０となっても、第２の巻線５には負極性の電圧が誘起
しているので、トランジスタ１０は、そのエミッタ電流
が０となったまま、抵抗器１１を通してコレクタからベ
ース電流が流れ続ける。
が０となっても、第２の巻線５には負極性の電圧が誘起
しているので、トランジスタ１０は、そのエミッタ電流
が０となったまま、抵抗器１１を通してコレクタからベ
ース電流が流れ続ける。
ここで、時刻ｔ０〜ｔ、の期間における変成器３の励磁
エネルギーを時刻ｔ１〜ｔ、の期間内で完全に放出しな
ければ、変成器６は、励磁エネルギーの蓄積によって磁
心が飽和してしまう。
エネルギーを時刻ｔ１〜ｔ、の期間内で完全に放出しな
ければ、変成器６は、励磁エネルギーの蓄積によって磁
心が飽和してしまう。
したがって、その励磁エネルギーの放出・回生（回収）
をするため、第６の巻線６からダイオード７を通して人
力電源１に至る回生経路が・ ４ ・ 設けられている。この回生経路によってトランジスタ２
のコレクタ・エミッタ電圧が所定値までしか増加しない
ようにし、その所定値は第１の巻線４と第６の巻線６と
の巻数比によって決 ′められている。
をするため、第６の巻線６からダイオード７を通して人
力電源１に至る回生経路が・ ４ ・ 設けられている。この回生経路によってトランジスタ２
のコレクタ・エミッタ電圧が所定値までしか増加しない
ようにし、その所定値は第１の巻線４と第６の巻線６と
の巻数比によって決 ′められている。
しかし、前述のように上記回生経路とは別に、トランジ
スタ１０のコレクタから抵抗器１１を通して第２の巻線
５に電流が流れる経路が存在する。
スタ１０のコレクタから抵抗器１１を通して第２の巻線
５に電流が流れる経路が存在する。
コレクタ・エミッタ間電圧Ｖ（’Ｅは、抵抗器１１の抵
抗値が充分に大きい場合は、第２図の波形■のように高
電圧であるが、逆極性の誘起電圧が各巻線に存在して励
磁エネルギーの放出期間が短かい。また、同抵抗値が小
さい場合は、第２図の波形■のように、第２の巻線５の
端子電圧は低下してくるが、上記励磁エネルギーの放出
期間が長くなり、同抵抗値が更に小さい場合は、第２図
の波形■のように、トランジスタ２の再導通までに変成
器３の励磁エネルギーが完全に放出できなくなる。
抗値が充分に大きい場合は、第２図の波形■のように高
電圧であるが、逆極性の誘起電圧が各巻線に存在して励
磁エネルギーの放出期間が短かい。また、同抵抗値が小
さい場合は、第２図の波形■のように、第２の巻線５の
端子電圧は低下してくるが、上記励磁エネルギーの放出
期間が長くなり、同抵抗値が更に小さい場合は、第２図
の波形■のように、トランジスタ２の再導通までに変成
器３の励磁エネルギーが完全に放出できなくなる。
一方、時刻ｔ、において、ＭＯＳ ＦＥＴ ９のゲート
・ソース間静電容量に充電された電荷を急速に放出する
ためには、トランジスタ１０に充分に大きなコレクタ電
流を流す必要があるので、抵抗器９の抵抗値を小さくし
て充分に大きなベース電流をトランジスタ１００ベース
に流さなければならない。
・ソース間静電容量に充電された電荷を急速に放出する
ためには、トランジスタ１０に充分に大きなコレクタ電
流を流す必要があるので、抵抗器９の抵抗値を小さくし
て充分に大きなベース電流をトランジスタ１００ベース
に流さなければならない。
このように、上述の従来例においては、変成器３の励磁
エネルギーを短期間に放出するために抵抗器１１の抵抗
値の下限が制限されるので、トランジスタ１０に充分に
大きなベース電流を供給することができない。すなわち
、 ＭＯＳ ＦＥＴ ９は、そのゲート・ソース間静電
容量に充電された電荷を急速に放出することができず、
ターンオフ動作の高速化が困難であった。特に、ＭＯＳ
ＦＥＴ ９が大形の電力用素子の場合は、そのゲート・
ソース間静電容量が極めて大きいので、ターンオフ動作
の高速化が更に困難となる。
エネルギーを短期間に放出するために抵抗器１１の抵抗
値の下限が制限されるので、トランジスタ１０に充分に
大きなベース電流を供給することができない。すなわち
、 ＭＯＳ ＦＥＴ ９は、そのゲート・ソース間静電
容量に充電された電荷を急速に放出することができず、
ターンオフ動作の高速化が困難であった。特に、ＭＯＳ
ＦＥＴ ９が大形の電力用素子の場合は、そのゲート・
ソース間静電容量が極めて大きいので、ターンオフ動作
の高速化が更に困難となる。
それに加えて、前述のように、ＭＯＳＦＥＴ９のゲート
・ソース間静電容量の電荷が完全に放出された後にトラ
ンジスタ１０のエミッタ電流が０となった状態において
も、トランジスタ１０は、そのベース電流をコレ−フタ
から流し続けるので、そのベースには大きなベース蓄積
電荷をもつことになる。
・ソース間静電容量の電荷が完全に放出された後にトラ
ンジスタ１０のエミッタ電流が０となった状態において
も、トランジスタ１０は、そのベース電流をコレ−フタ
から流し続けるので、そのベースには大きなベース蓄積
電荷をもつことになる。
しかし、変成器６の励磁エネルギーの放出が完了シ、ト
ランジスタ１００ベース電流の供給が停止した後におい
ても、そのベース蓄積電荷は比較的高抵抗値の抵抗器１
１を通して緩やかに放電され、その蓄積時間が大となる
ので、次にＭＯＳ ＦＥＴ ９のゲート・ソース間に正
極性の駆動信号の印加が開始される時刻ｔ、まで当該ベ
ース電流が流れ続ける。
ランジスタ１００ベース電流の供給が停止した後におい
ても、そのベース蓄積電荷は比較的高抵抗値の抵抗器１
１を通して緩やかに放電され、その蓄積時間が大となる
ので、次にＭＯＳ ＦＥＴ ９のゲート・ソース間に正
極性の駆動信号の印加が開始される時刻ｔ、まで当該ベ
ース電流が流れ続ける。
そのため、時刻ｔ、でトランジスタ２がオンした瞬間に
トランジスタ１０もオン状態となり、第２の巻線５に生
じた正極性の電圧により、トランジスタ１０は、そのベ
ース蓄積電荷が完全に放出されるまでの過渡的な期間中
においてオン状態を継続する。
トランジスタ１０もオン状態となり、第２の巻線５に生
じた正極性の電圧により、トランジスタ１０は、そのベ
ース蓄積電荷が完全に放出されるまでの過渡的な期間中
においてオン状態を継続する。
すなわち、トランジスタ２は、その負荷が見かけ上で低
インピーダンスとなり、そのコレク・ ７ ・ りに過大電流が流れることとなる。これは、電力損失の
増大となるとともに、トランジスタ２゜１０のオン状態
の一致期間がＭＯＳ ＦＥＴ ９の実効的なターンオン
時間の遅れともなる。
インピーダンスとなり、そのコレク・ ７ ・ りに過大電流が流れることとなる。これは、電力損失の
増大となるとともに、トランジスタ２゜１０のオン状態
の一致期間がＭＯＳ ＦＥＴ ９の実効的なターンオン
時間の遅れともなる。
本発明の目的は、上記した従来技術の欠点をナクシ、被
駆動トランジスタのターンオフ動作。
駆動トランジスタのターンオフ動作。
ターンオン動作を高速化するとともに、駆動スイッチ素
子の電力損失の低減を図ることができるトランジスタの
駆動回路を提供することにある。
子の電力損失の低減を図ることができるトランジスタの
駆動回路を提供することにある。
本発明は、被駆動トランジスタのターンオフの制御用と
して、制御信号の印加端子が高インピーダンスであるＭ
ＯＳ ＦＥＴを利用し、その制御信号を変成器に設けた
他の巻線から供給することにより、変成器の励磁エネル
ギーの放出期間を短縮するとともに、被駆動トランジス
タのターンオフ動作の高速化を可能とせしめようＥする
ものである。
して、制御信号の印加端子が高インピーダンスであるＭ
ＯＳ ＦＥＴを利用し、その制御信号を変成器に設けた
他の巻線から供給することにより、変成器の励磁エネル
ギーの放出期間を短縮するとともに、被駆動トランジス
タのターンオフ動作の高速化を可能とせしめようＥする
ものである。
・ ８ ・
すなわち、本発明に係るトランジスタの駆動回路の構成
は、入力電源に対して変成器の第１の巻線と駆動スイッ
チ素子とを直列にして接続し、その駆動スイッチ素子の
オン・オフによって上記変成器の第２の巻線に発生する
パルスで被駆動トランジスタを駆動するトランジスタの
駆動回路において、被駆動トランジスタのゲート（また
はベース）とソース（またはエミッタ）との間に変成器
の第２の巻線とダイオードとの直列回路を駆動スイッチ
素子がオンしたときに上記被駆動トランジスタがオンす
る極性で接続し、上記被駆動トランジスタのソース（ま
たはエミッタ）とゲート（またはベース）とに対し、そ
れぞれ上記被駆動トランジスタのターンオフ制御用のＭ
ＯＳ ＦＥＴのソースとドレーンとを当該チャネル形式
に応じた極性で接続するとともに上記変成器に設けた他
の巻線の両端に対し、上記ＭＯ８ＦＥＴのゲートとソー
スとを接続して構成したものである。
は、入力電源に対して変成器の第１の巻線と駆動スイッ
チ素子とを直列にして接続し、その駆動スイッチ素子の
オン・オフによって上記変成器の第２の巻線に発生する
パルスで被駆動トランジスタを駆動するトランジスタの
駆動回路において、被駆動トランジスタのゲート（また
はベース）とソース（またはエミッタ）との間に変成器
の第２の巻線とダイオードとの直列回路を駆動スイッチ
素子がオンしたときに上記被駆動トランジスタがオンす
る極性で接続し、上記被駆動トランジスタのソース（ま
たはエミッタ）とゲート（またはベース）とに対し、そ
れぞれ上記被駆動トランジスタのターンオフ制御用のＭ
ＯＳ ＦＥＴのソースとドレーンとを当該チャネル形式
に応じた極性で接続するとともに上記変成器に設けた他
の巻線の両端に対し、上記ＭＯ８ＦＥＴのゲートとソー
スとを接続して構成したものである。
以下、本発明の実施例を図に基づいて説明する。
第６図は、本発明に係るトランジスタの駆動回路の一実
施例の回路図である。
施例の回路図である。
ここで、Ｓｋは第１図の変成器６と同様の第１の巻線４
．第２の巻線５．第３の巻線６のほかに第４の巻線５Ａ
を設けた変成器、８Ａはダイオード、１０Ａは被駆動ト
ランジスタのターンオフ制御用のＭＯＳ ＦＥＴ （Ｎ
チャネル形のもの）、その他の符号は第１図における同
一符号のものと均等のものである。
．第２の巻線５．第３の巻線６のほかに第４の巻線５Ａ
を設けた変成器、８Ａはダイオード、１０Ａは被駆動ト
ランジスタのターンオフ制御用のＭＯＳ ＦＥＴ （Ｎ
チャネル形のもの）、その他の符号は第１図における同
一符号のものと均等のものである。
ＭＯＳ ＦＥＴ ｉ ＯＡのドレインＤとソースＳとは
、それぞれＭＯＳ ＦＥＴ ９のゲートＧとソースＳと
に接続されており、またＭＯＳ ＦＥＴ １０Ａのゲー
トＧは第４の巻線５Ａの巻終り端（黒丸印の反対側）に
接続され、その巻始め端（黒丸印側）はＭＯ８ＦＥＴ１
０ＡのソースＳに接続されている。
、それぞれＭＯＳ ＦＥＴ ９のゲートＧとソースＳと
に接続されており、またＭＯＳ ＦＥＴ １０Ａのゲー
トＧは第４の巻線５Ａの巻終り端（黒丸印の反対側）に
接続され、その巻始め端（黒丸印側）はＭＯ８ＦＥＴ１
０ＡのソースＳに接続されている。
まず、トランジスタ２がオンした時、ＭＯＳＦＥＴ ９
がオンする動作は第１図の従来例と同一である。すなわ
ち、第４の巻線５Ａの巻始め端には正極性電圧が誘起す
るので、ＭＯＳ ＦＢＴ １ｏＡは、そのゲート・ソー
ス間に負極性電圧が印加され、オフ状態にある。
がオンする動作は第１図の従来例と同一である。すなわ
ち、第４の巻線５Ａの巻始め端には正極性電圧が誘起す
るので、ＭＯＳ ＦＢＴ １ｏＡは、そのゲート・ソー
ス間に負極性電圧が印加され、オフ状態にある。
トランジスタ２がオフすると、第４の巻線５Ａの巻始め
端には負極性電圧が誘起するので、ＭＯＳ ＦＥＴ １
０Ａは、そのゲート・ソース間に正極性電圧が印加され
、ターンオンする。これ罠より、ＭＯＳ Ｆｌｌｆｆ
９のゲート・ソース間静電容量に充電された電荷を急速
に放出することができる。
端には負極性電圧が誘起するので、ＭＯＳ ＦＥＴ １
０Ａは、そのゲート・ソース間に正極性電圧が印加され
、ターンオンする。これ罠より、ＭＯＳ Ｆｌｌｆｆ
９のゲート・ソース間静電容量に充電された電荷を急速
に放出することができる。
なお、 ＭＯＳ ＦＥＴ １ｏＡは、小容量の形状で充
分であるので、そのゲート・ソース間静電容量もＭＯＳ
ＦＢＴ９のものと比べて充分に小さい。したがって、
第２図における時刻ｔ１〜ｔ、の時間について、その静
電容量は第４の巻線５Ａに接続された負荷インピーダン
スとしては大きいもので、変成器３Ａの励磁１エネルギ
ーの放出に与える影響は極めて小さい。
分であるので、そのゲート・ソース間静電容量もＭＯＳ
ＦＢＴ９のものと比べて充分に小さい。したがって、
第２図における時刻ｔ１〜ｔ、の時間について、その静
電容量は第４の巻線５Ａに接続された負荷インピーダン
スとしては大きいもので、変成器３Ａの励磁１エネルギ
ーの放出に与える影響は極めて小さい。
すなわち、上記励磁エネルギーは第６の巻線６ダイオー
ド７を通して人力電源１へ完全に回生ずることができる
ので、その放出期間は第２図の波形Ｉと同等に短期間で
完了する。更に、・ １１・ 時刻ｔ、でトランジスタ２がターンオンする直前におい
て、第４の巻Ｊｌ１５Ａの端子電圧は０であっテＭＯ８
ＦＥＴ １０Ａは既にオフ状態となっているので、トラ
ンジスタ２がターンオンした時刻にＭＯＳ ＦＥＴ １
０Ａがトランジスタ２の駆動負荷として見えることもな
い。
ド７を通して人力電源１へ完全に回生ずることができる
ので、その放出期間は第２図の波形Ｉと同等に短期間で
完了する。更に、・ １１・ 時刻ｔ、でトランジスタ２がターンオンする直前におい
て、第４の巻Ｊｌ１５Ａの端子電圧は０であっテＭＯ８
ＦＥＴ １０Ａは既にオフ状態となっているので、トラ
ンジスタ２がターンオンした時刻にＭＯＳ ＦＥＴ １
０Ａがトランジスタ２の駆動負荷として見えることもな
い。
このように本実施例によれば、励磁エネルギーの高速な
放出動作が可能であるとともに１ＭＯ８ＦＥＴ １０Ａ
Ｋよる電力損失の増加およびＭＯＳＦＥＴ ｑのター
ンオン動作の遅れ時間が生じないことは明らかである。
放出動作が可能であるとともに１ＭＯ８ＦＥＴ １０Ａ
Ｋよる電力損失の増加およびＭＯＳＦＥＴ ｑのター
ンオン動作の遅れ時間が生じないことは明らかである。
次に、第４図は本発明に係るトランジスタの駆動回路の
他の実施例の回路図である。
他の実施例の回路図である。
ここで、３Ｂは第１図の変成器３と同様の第１の巻線４
．第２の巻線５．第３の巻ａ６のほかに第４の巻５５Ｂ
を設けた変成器、８Ｂはダイオード、１０Ｂは被駆動ト
ランジスタのターンオフ制御用のＭＯＳ ＦＥＴ （Ｐ
チャネル形のもの）、その他の符号は第１図における同
一符号のものと均等のものである。
．第２の巻線５．第３の巻ａ６のほかに第４の巻５５Ｂ
を設けた変成器、８Ｂはダイオード、１０Ｂは被駆動ト
ランジスタのターンオフ制御用のＭＯＳ ＦＥＴ （Ｐ
チャネル形のもの）、その他の符号は第１図における同
一符号のものと均等のものである。
・ １２・
ＭＯＳ ＦＥＴ ｑのソースＳは、ダイオード８Ｂを順
方向に通して第２の巻線５０巻終り端に接続され、ＭＯ
Ｓ ＦＦ１Ｔ ９のゲートＧは、第２の巻線５の巻始め
端に接続されている。ＭＯＳ ＦＩＴ １ｏＢのドレイ
ンＤ、ソースＳは、それぞれＭＯＳ ＦＥＴ ９のソー
スＳ、ゲートＧに接続され、ＭＯＳ ＦＥＴ １ｏＢの
ゲー）Ｇは、第４の巻線５Ｂの巻始め端に接続されてい
る。第４の巻線５Ｂの巻終り端は、ＭＯ８ＦＥＴｉＯＢ
のソースＳに接続されている。
方向に通して第２の巻線５０巻終り端に接続され、ＭＯ
Ｓ ＦＦ１Ｔ ９のゲートＧは、第２の巻線５の巻始め
端に接続されている。ＭＯＳ ＦＩＴ １ｏＢのドレイ
ンＤ、ソースＳは、それぞれＭＯＳ ＦＥＴ ９のソー
スＳ、ゲートＧに接続され、ＭＯＳ ＦＥＴ １ｏＢの
ゲー）Ｇは、第４の巻線５Ｂの巻始め端に接続されてい
る。第４の巻線５Ｂの巻終り端は、ＭＯ８ＦＥＴｉＯＢ
のソースＳに接続されている。
まス、トランジスタ２がオンした時、第２の巻線５に誘
起した電圧はダイオード８Ｂを通してＭＯＳ ＦＥＴ
９のゲート・ソース間に印加され、ＭＯＳ Ｆ酊９をオ
ンさせる。
起した電圧はダイオード８Ｂを通してＭＯＳ ＦＥＴ
９のゲート・ソース間に印加され、ＭＯＳ Ｆ酊９をオ
ンさせる。
この時、第４の巻線５Ｂには巻始め端に正極性の電圧が
誘起しているので、ＭＯＳ ＦＥＴ １ｏＢは、そのゲ
ート・ソース間に正極性の電圧が印加され、オフ状態で
ある。
誘起しているので、ＭＯＳ ＦＥＴ １ｏＢは、そのゲ
ート・ソース間に正極性の電圧が印加され、オフ状態で
ある。
トランジスタ２がターンオフした時、第４の巻線５Ｂの
巻始め端には負極性の電圧が誘起するので、ＭＯＳ Ｆ
ＥＴ １ｏＢは、オン状態となってＭＯ８ＦＢＴ ９の
ゲート・ソース間静電容量に充電された電荷を放出せし
める。
巻始め端には負極性の電圧が誘起するので、ＭＯＳ Ｆ
ＥＴ １ｏＢは、オン状態となってＭＯ８ＦＢＴ ９の
ゲート・ソース間静電容量に充電された電荷を放出せし
める。
このように、第３図の実施例と同一の動作が行われるの
で、その効果も前述と同一である。
で、その効果も前述と同一である。
以上、いずれの実施例においても、被駆動トランジスタ
としてＭＯＳ ＦＥＴ ９を例として動作の説明をした
が、そのゲート・ソース間静電容量に充電された電荷を
放出する動作は、バイポーラトランジスタのベース蓄積
電荷を放出する動作と同等であり、ＭＯＳ ＦＥＴ ９
をバイポーラトランジスタに置換しても同様に高速なタ
ーンオフ動作が可能である。
としてＭＯＳ ＦＥＴ ９を例として動作の説明をした
が、そのゲート・ソース間静電容量に充電された電荷を
放出する動作は、バイポーラトランジスタのベース蓄積
電荷を放出する動作と同等であり、ＭＯＳ ＦＥＴ ９
をバイポーラトランジスタに置換しても同様に高速なタ
ーンオフ動作が可能である。
また、第３の巻線６とダイオード７との直列回路は、第
１の巻線４の端子間にコンデンサ・抵抗の直列回路を接
続するなど、一般にスナバ回路と称されているサージ吸
収回路に置き換えても、前述のいずれの実施例と同様に
変成器５Ａ、 ５Ｂの励磁エネルギーを放出することが
でき。
１の巻線４の端子間にコンデンサ・抵抗の直列回路を接
続するなど、一般にスナバ回路と称されているサージ吸
収回路に置き換えても、前述のいずれの実施例と同様に
変成器５Ａ、 ５Ｂの励磁エネルギーを放出することが
でき。
本発明による動作、効果とは直接に関係がない。。
なお、トランジスタ２は、オン・オフ機能が得られる任
意のスイッチ素子処置き換えうろことは明らかである。
意のスイッチ素子処置き換えうろことは明らかである。
以上、詳細に説明したように、本発明によれば、被駆動
トランジスタのターンオフ・ターンオン動作の高速化と
ともに、変成器の励磁エネルギーの放出期間を短縮化し
、更に駆動スイッチ素子の電力損失の低減が得られるの
で、その効果は顕著である。
トランジスタのターンオフ・ターンオン動作の高速化と
ともに、変成器の励磁エネルギーの放出期間を短縮化し
、更に駆動スイッチ素子の電力損失の低減が得られるの
で、その効果は顕著である。
第１図は、従来のトランジスタの駆動回路の一例の回路
図、第２図はその動作波形図、第３図は本発明に係るト
ランジスタの駆動回路の一実施例の回路図、第４図は同
じく他の実施例の回路図である。 １・・・・・・入力電源、２・・・・・・トランジスタ
、３Ａ、３Ｂ・・曲変成器、４・・・・・・第１の巻線
、５・・・・・・第２の巻線、５Ａ、５Ｂ・・・・・・
第４の巻線、６・・・・・・第３の巻線、７，８Ａ。 ・１５・ 躬１図 １ １ １ ’ｔｏｏ ’ｒａｔ ｔ２・１６・ 第３図
図、第２図はその動作波形図、第３図は本発明に係るト
ランジスタの駆動回路の一実施例の回路図、第４図は同
じく他の実施例の回路図である。 １・・・・・・入力電源、２・・・・・・トランジスタ
、３Ａ、３Ｂ・・曲変成器、４・・・・・・第１の巻線
、５・・・・・・第２の巻線、５Ａ、５Ｂ・・・・・・
第４の巻線、６・・・・・・第３の巻線、７，８Ａ。 ・１５・ 躬１図 １ １ １ ’ｔｏｏ ’ｒａｔ ｔ２・１６・ 第３図
Claims (1)
- １ 人力電源に対して変成器の第１の巻線と駆動スイッ
チ素子とを直列にして接続し、その駆動スイッチ素子の
オン争オフによって上記変成器の第２の巻線に発生する
パルスで被駆動トランジスタを駆動するトランジスタの
駆動回路において、被駆動トランジスタのゲート（また
はペース）とソース（またはエミッタ）との間に変成器
の第２の巻線とダイオードとの直列回路を駆動スイッチ
素子がオンしたときに上記被駆動トランジスタがオンす
る極性で接続し、上記被駆動トランジスタのソース（ま
たはエミッタ）とゲート（またはペース）とに対し、そ
れぞれ上記被駆動トランジスタのターンオフ制御用のＭ
ＯＳ ＦＥＴのソースとドレーンとを当該チャネル形式
に応じた極性で接続し、上記変成器に設けた他の巻線の
両端に対し、上記ＭＯ８ＦＥＴのゲートとソースとを接
続して構成したことを特徴とするトランジスタの駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034585A JPS59161122A (ja) | 1983-03-04 | 1983-03-04 | トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034585A JPS59161122A (ja) | 1983-03-04 | 1983-03-04 | トランジスタの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161122A true JPS59161122A (ja) | 1984-09-11 |
| JPH0336333B2 JPH0336333B2 (ja) | 1991-05-31 |
Family
ID=12418394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034585A Granted JPS59161122A (ja) | 1983-03-04 | 1983-03-04 | トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161122A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176835A (en) * | 1981-04-24 | 1982-10-30 | Murata Mfg Co Ltd | Switching power source |
-
1983
- 1983-03-04 JP JP58034585A patent/JPS59161122A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176835A (en) * | 1981-04-24 | 1982-10-30 | Murata Mfg Co Ltd | Switching power source |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336333B2 (ja) | 1991-05-31 |
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