JPS5917738A - デイジタル・デユプレツクス通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 つずつ配置される２個の側波帯を含む電力一周波数スベ
クトラムを有するデータ信号用のデイジタル・デュプレ
ックス通信システムであって、エコーキャンセラーを含
む送信機／受信機を備え、受信信号がビット周波数の増
倍周波数でサンプリングされ、かつ受信信号が各シンボ
ル周期しこおり）て、データが妥当である第１時間およ
びデータが妥当でない第２時間を含み、第１時間に際し
、サンプリングされた信号の値からデ・一夕を復号する
ディジタル−デュプレックス通信システム（こ関する。

かかる通信システムは英国特許出願第８１３３６８７号
に記載されており、これにおいては、いわゆるＷＡＬ　
２コ一ド方式に従って符号化された受信信号をビット周
波数の４倍の周波数でサンプリング”し、エコーキャン
セラーによって各サンプ１ノンク瞬時に複製ｘ　コー（
　ｅｃｈｏ　ｒｅｐｌｉｃａ　）信号を発生し、複製エ
コー信号を受信信号から減算するようしこしている。受
信信号は、データが妥当である第１時間、に対応する真
のアイ（　ｔｒｕｅ　ｅｙｅ　）およびデータが妥当で
ない第２時間に対応する不正なアイ（　ｆａｌｓｅ　ｅ
ｙｅ　）　ｔｒ：　Ｔｉ　ｆるアイダイアグラムを発生
する。受信機には英国特許出願第２０４８０１６Ａ号に
開示されているような不確定検出器を設けて、どちらが
真のアイであるかを検出して真のアイだけからデータを
抽出できるようにする０前者の英国特許出願に記載され
たシステムではエコーキャンセラーによってビット周波
数の４倍の周波数で複製エコー信号を発生させる必要が
あるので、トランスバーサル・フィルタ式エコーキャン
セラーの動作速度を増大するか、またはルック・アップ
・チー１２式エコーキャニｌセラーにおいて必要とされ
る記憶容量を増大しなければならない。

本発明の目的は、トランスバーサル°マイルタ式エコー
キャンセラーに対する速度の要求、またはルック・アッ
プ・テーブル式エコーキャンセラーに対する記憶容量の
要求を軽減するディジタル・デュプレックス通信システ
ムを提供するにある０杢発明のディジタル・デュプレッ
クス通信システムは、受信信号が第２時間に際してサン
プリングされた場合、エコーキャンセラーを不作動なら
しめる構成としたことを特徴とする。

不正なアイの際の信号は受信データの検出には使用しな
いから、不正なアイの際の信号を修正する必要はない。

理論的には真のアイの中央と合致するサンプリング瞬時
に受信信号を修正することだけ必要とするに過ぎないが
、実際上は零交さ点を検出してクロック抽出を可能なら
しめるため他のサンプリング瞬時に信号を修正しなけれ
ばならないようにすることができる。しかし、クロック
情報を受信情報以外から抽出できる場合には、真のアイ
の中央においてだけ受信信号を修正するようにすること
ができる。その場合にはルック・アップ・テーブル式エ
コーキャンセラーに必要な記憶容量を７５％低減するこ
とができ、かつトランスバーサル・フィルタ式エコーキ
ャンセラーに要求される動作速度を同様に低減すること
ができる。

また本発明は、受信信号が各シンボル周期にお、いて第
１および第２時間を含む４個の時間にサンプリングされ
、その第８時間が第１および第２時間の間の信号の零交
さ点に対応し、かつその第４時間が一つのシンボル周期
の第２時間および次のシンボル周期の第１時間の間の信
号の零文さ点に対応するディジタル・デュプレックス通
信システムにおいて、第２および第４時間にエコーキャ
ンセラーを不作動ならしめることを特徴とする。

このようにすることにより、零点交さ情報を受信信号か
ら抽出することが可能になるので、受信機のクロック信
号を受信信号から導出することが可能となり、しかもル
ック・アップ・テーブル式エコーキャンセラーのルック
・アップ−テーブルに必要な記憶容量、またはトランス
バーサル・フィルタ式エコーキャンセラーに要求される
処理速度を５０％低減することができる。

次に図面につチ本発明の詳細な説明する。

第１図は、送信機ｌ，受信機２，ハイブリッド回路網ｓ
ｔエコーキャンセラー４および減算回路５を備える通信
システムにおいて使用する送受信機を示す。送信すべき
信号は送信機ｌからライン６を介してハイブリッド回路
網８に供給し、かつライン７を介してエコーキャンセラ
ー４の第１入力端子に供給する。ハイブリッド回路網８
は送信すべき信号を伝送路８に結合する一方、受信機２
に供給される送信信号の振幅を最小にするよう作動する
。しかしハイブリッド回路網によっては、高信頼度のデ
ュプレックス・データ伝送を可能ならしめる程充分な送
信機１および受信機２間の分離が得られない。送信信号
のうち受信機２の入力端へ帰還される部分を尚一層低減
させるため、アナログ・ハイブリッド回路網８に並列に
エコーキャンセラーを接続して送信機および受信機の間
の分離を容認できるレベルまで増大させるようにする。

その場合エコーキャンセラーは、送信信号および受信信
号の間の相関を試験して出力信号即ち複製エコー信号を
発生し、受信信号から複製エコー信号を減算することに
より送受信信号の間の相関を最小にするようにする。送
信信号はライン７’ｌ−してエコーキャンセラー４の第
１入力端子に供給する一方１受信信号はライン９を介し
て減算回路５の＠１入力端子に供給する。エコーキャン
セラー４の出力は減算回路５の第２入力端子に供給する
。減算回路５は受信信号がら、エコーキャンセラー４に
よって発生した複製エコー信号を減算し、その出力をラ
イン１０を介して受信機２に供給しかつライン１２を介
してエコーキャンセラー４の第２入力端子に供給する。

エコー自体は２つの部分即ち近端エコーおよび遠端また
はライン・エコーに分けることができる・１近端エコー
はハイブリッド回路網の平衡が良好でないため送信信号
が受信機へ直接漏洩することに起因し、ライン・エコー
は２ｍ回線におけるインピータンス不整合に起因する。

ライン・エコーは通常は近端エコーより大きさが遥かに
小さいが、遅れて到達する点に問題がある。近端エコー
のレベルは送信信号レベルに対し−１０ｄＢ低くなり得
るので、長い接続路において、受信される遠端信号のレ
ベルが送信信号レベルに対し−４０ｄＢ低くなり得る場
合には、干渉エコー信号は所望信号よりｆｌｌｏ（ｉＢ
強くなり得る。２レベル・ディジタル・システムに対し
アイダイアグラムのアイの３０％閉成を許容できると仮
定した場きには、所望信号は干渉信号より１０ｄＢ強く
する必要がある。このことを僑礎とじ１かつライン・エ
コーをある程度許容した場合、４ｏおよびｒ＋ｏａＢの
間のエコー抑圧を行うことのできるエコーキャンセラー
が所望される。

エコーキャンセラーが対処する必要のある最大エコー４
Ｅさはライン・エコーによって決まる。従って、起り得
る最大エコー長さは最長接続路に対する信号の往復伝播
時囲となる。しかし、必ずしもすべＣのライン・エコー
を？Ｊ消す必要はない。

例えば、長い接続路における遠端装置がらの反射は考慮
する必要がなく、その理由は、かがる反射は所望信号の
２分の１以下に減衰されるので実際１何等問題が起らな
いからである。６有意エコー長さ”を決定するのに使用
できる簡単な基準によれば、受信機に到来するエコーの
うち、所望信号ルヘルより１０ｄＢ以上低いエコーは無
視できる。

この論議を更に進めるためには、最長接続路の長さは既
知でなければならない。

当該通信システムはローカル交換機からＢｋｍ以内の加
入者がＷＡＬ　２コードを用いて９６にビット／秒でア
クセスできるよう構成されており、がっ９６ｋＨｚの周
波数においてライン減衰が約８　ｄＢ／ｋｍであると仮
定すると、初めの２．８　ｋｍからのエコーだけを大き
さ０．５の反射係数と共に考慮すれば充分である。一層
低い周波数ではライン減衰は一層小さくなり、有意エコ
ー長さは一層長くなる。しがＬ、ＷＡＬ＋２　：ｌ　−
Ｆの如きコードにおいテハ、低い周波数におけるエネル
ギーは極めて小さくなる。

従って、上記通信システムに対しては、８ｋｍのライン
長さに対応する約８０μ秒のエコー長キを考慮すれば充
分である。

収束時間、即ちエコーキャンセラーが充分正確な複製エ
コー信号を発生するに要する時間は使用される適応アル
ゴリズム、要求されるエコー抑圧の程度、両端から伝送
されるディジタル信号の間の相関および伝送速度を含む
種々の要因に左右される。一般に、１秒より短い収束時
間であれば許容されるのが普通である。収束時間後もエ
コーキャンセラーは、例えば、温度変化に起因するライ
ン特性の緩慢な変化に応動するよう適１心動作を継続す
る必要がある。

第４′図に示すように、送信機１によって送信すべきデ
ータはアドレス発生器４０にも供給し、このアドレス発
生器はハイウェイ４２を介してランダムアクセスメモリ
（ＲＡ、Ｍ　　）　４１のアドレス入力端子にアドレス
コードを供給する。ランダムアクセスメモリ４１のデー
タ出力端子はハイウェイ４４を介してラッチ回路４３の
入力端子に接続し、ラッチ回路４３の出力端子はハイ１
クエイ４６を介してディジタル・アナログ・フンバータ
（Ｄ／Ａコンバータ）４５の入力端子に供給し、かつハ
イウェイ４８を介して加算回路４７の第１入力端子に供
給する。Ｄ／Ａコンバータ４５の出力をライン１１を介
して減算回路５の第２入力端子に供給する一方、受信信
号をライン９を介して減算回路５の第１入力端子に接続
する。減算回路５の出力はライン１０を介して受信機２
に供給し、かつライン１２を介して加算回路４７の第２
入力端子に供給する。

受信機２は不確定検出器５０を備え、この不確定検出器
は真のアイが存在する時間を示す出力をライン５１上に
発生し、この出力はアドレス発生器４０に供給する。ク
ロック信号発生器５２をライン５８を介してアドレス発
生器４０に接続し、かつライン６３を介して遅延回路５
４に接続する。

遅延回路５４の出力端子はライン５５を介してラッチ回
路４８のクロック入力端子に接続し、かつライン５７を
介して他の遅延回路５６の入力端子に接続する。遅延回
路５６の出力端子はライン５８を介して減算回路５の別
の入力端子に接続する。

第４図に示したルック・アップ・テーブル式適応形エコ
ーキャンセラーの動作原理は可能なすべてのディジタル
複製エコー信号を蓄積し、エコーを消去することか要求
される場合にこれらディジタル複製エコー信号を使用す
るにある。受信（された）エコーは送信（された）デー
タに相関しているので、送信データを用いて、送信され
た特定ビット列の複製エコー信号が蓄積されている適当
なアドレス位置を指定するアドレスイ（形成することが
できる。うニアダムアクセスメモリ４１の内容はＤ／Ａ
フンバータ４５によってアナログ信号に変換した後、減
算回路５において受信信号から減算する。加算回路４７
は当該システムに自己調整機能を付与し、減算回路５の
出力を、ランダムアクセスメモリ４１の内容を更新する
ための制御信号として使用することにより複製エコーお
よび実際のエコーの間の差を最小ならしめる。

第４図に示したように、アドレス発生器４０に対する入
力信号は送信機１から生ずる原人力データ列である。こ
のようにすることによりアドレスロジックが簡単になり
、このようにしない場合アドレス・ロジックは送信機に
よって行われる処理の少なくともある部分をはずさなけ
ればならなくなる。しかし、この場合送信機はエコー通
路の一部を構成しているから、送信機の動作が直線性で
ある場合しか良好な作動を期待できない。最良の作動を
得るため、送信機がスクランプリングの如き非直線性動
作を含んでいる場合には、送信機を非直線性部分および
直線性部分に分けて、アドレス発生器４０に対する入力
を非直線性部分から導出することが必要になる。

エコーキャンセラーが対処できる最大エコー長さはアド
レスの幅によって決まる。９６にビット／秒のビット速
度に対しては、ライン遅延を考慮するには通常８０μ秒
のエコー長さで充分であることを見出した。送信機と、
ハイブリッド装置と、ハイフリット結合装置および減算
回路の間に必要なフィルタとによって生ずるエコー長さ
の増大は、これら回路網の構成に左右されるから、不確
定である。エコー長さが１０．４μ秒増大する毎に、ア
ドレス幅を１ビツトだけ増大する（従ってメモリの容量
を２倍する）必要がある。最大エコー長さを考慮しない
場合には、エコーが充分に打消されないだけで１よく、
複製エコー信号の精度も影響を受ける。ここで考察して
いる場合につき、エコー長さが約１０μｍ増大したと仮
定すると、アドレス幅は４ビツトになる。このビット数
は、受信信号、を各データビット時間間隔にＲ回すンプ
リングする場合、ＬＤｇ２Ｒだけ増大する必要がある。

例えハ、ＷＡＬ２コードに対しではナイキスト・サンプ
味ング周波数はビット周波数の４倍になるので、この場
合における全アドレス幅は６ビツトニなる〇平均二乗誤
差を最小にするため種々のアルゴリズムを使用すること
ができ、その例が例えばＮ、　Ａ、　Ｍ、　Ｖｅｒｈｏ
ｅｃｋＸ　、　Ｈ，Ｏ，ｖａｎ　ｄｅｎ　Ｅｌｚｅｎ、
　Ｆ、　Ａ、　Ｍ。

ＳｎｉコｄｅｒｓおよびＰ、　Ｊ、　Ｖａｎ　Ｇ６！ｒ
Ｗｃ！ｒｌ著の論文”　Ｄｉｇｉｔａｌ　Ｅｃｈｏ　Ｃ
ａｎｃｅｌｌａｔｉｏｎ　ｆｏｒ　Ｂａ５ｅｂａｎｄＤ
ａｔａ　　Ｔｒａｎｓｍｉｓｓｉｏｎ　　　”、　■Ｅ
ＥＥ　　’Ｉ”ｒａｎｓａｃｔｉｏｎｓ　　ｏｎＡｃｏ
ｕ３ｔｉｃｓ　、　５ｐｅｅｃｈ　、　ａｎｄ　Ｓｉｇ
ｎａｌ　Ｐｒｏｃｅｓｓｉｎｇ　。

Ｖｏｌ、　ＡＳＳＰ−２７，Ａ　６　、　ＤｅＣｅｍｂ
ｅｒ　１９７９　、第７６８〜７８１頁に記載されてお
り、その説明を本明細書にも採用しである。適正なアル
ゴリズムを選定するに当り、収束時間並に達成できる最
小平均二乗誤差およびハードウェアの複雑さの間で妥協
点を見出す必要がある。第４図に示した適応形エコーキ
ャンセラーでは（正負）符号アルゴリズムとして既知で
ある最も簡単なアルゴリズムを選定す、る。従って、適
応動作において減算回路の出力の符号だけを使用し、符
号が正であるがまたは負であるかに応じて、関連する記
憶場所に１ビツトを付加するかまたは１ビツトを減算す
るようにする。

適応動作は開始時には、緩慢な収束過程と考えることが
できる。しかし一旦収束が達成された場合には、複製エ
コー信号はエコー・レベルカラ数個のディジタル・アナ
ログ変換ステップ以上のずれはない。遠端送信が欠如し
ている場合には、エコー・レベルの±１ステップに収束
する。遠端送信が存在する場合には、減算回路の出力端
子における残留エコーが所望信号より小さくなる時点ま
で収束が行われる。その場合、制御信号の符号は所望信
号によって決まるので、エコー成分に関する情報はそれ
以上抽出できなくなる。従って、この場合には、当該シ
ステムは収束して残留エコー比がＯｄＢの所望信号を生
ぜしめる。この問題に対する解決策としては、制御信号
の符号を決定するための比較器の閾値を固定値とはせず
、閾値を所望信号のピーク・ピーク・レベルの間でラン
ダム、ニシフトするようにする必要がある。この″ディ
ザ（ｄｉｔｈｅｒ　）効果″によりエコーを、所望信号
よりかなり低いレベルに抑圧することができる。

ディジタル・アナログ・コンバータの詔長け、２つの要
因即ち所望信号に対しｇ’ｒ　８できる残留エコーレベ
ルおよび要求される最大エコー抑圧に依存する。エコー
抑圧比Ｙが要求され、かつ残留エコー・レベルｍｙｓ（
ピーク）　７７）Ｆｌ”ｆＥされる場合（ここでＶｓは
ディジタル・アナログ変換のステップ幅）、語長Ｗは次
式 ％式％ で与えられる。符号アルゴリズムに対する残留エコー分
布は二項分布であり、次式 ％式％） 、ザリング（ｄｉｔｈｅｒｉｎｇ　）に使用する信号の
ピーク値である。ｎｃＶ６（ｃは残留エコー分布の標準
偏差、ｎは正の整数）以上の残留エコー・レベルを、そ
の発生する確率が小さい（例えばＰ（！ｍ！＞＋δ）：
Ｉ　Ｘ　１０　　）　ことに基づいて無視できる場合に
は、 Ｗ　＝　１０ｇ２２ｎｄＹ となる。従って、最大の所望信号Ｓ　（ｋ）が４つの標
準偏差内の残留エコーに対し８０ＶＳである場合１．。

には、自動利得制御 ＶＴ−３（ｋ）　＋Ｊ　Ｖｓ を使用するものとすると、１２ビツト・ディジタル・ア
ナログ変換に対し約４８ｄＢのエコー抑圧、・または１
４ビツト・ディジタル・アナログ変換に対し約５４ｄＢ
のエコー抑圧を達成することができる０ メモリの語長がディジタル・アナログ変換語長と同じで
あることは勿論である。従って、１２ビット・ディジタ
ル・アナログ変換で充分と考えら。

れる場合には、所要のランダムアクセスメモリの容量は
１２ビツト・ワード×６４となる。

９６にビット／秒でＷＡＬ　２符号比されたデータに対
しては８８４　ｋＨｚのクロック周波数が８饗である。

これは送信機クロック周波数と同一にすることである。

種々の回路のタイミングにおける要因は閉帰還ループに
おける伝播遅延である。閉帰還ループにおける回路が１
クロック周期（２，６μ秒）より短い遅延時間を生ずる
ような充分に高速で作動する場合には、所定の記憶場所
の続出および更新は同じアドレスを保持しながら同じク
ロック周期で行うことができる。高速バイポーラ・ラン
ダムアクセスメモリ、変換時間が約１μ秒のディジタル
・アナログ・コンバータ、高速設定演算増幅器および小
亀カシヨツトキーＴＴＬ論理回路を使用することにより
、ループ遅延を２μ秒より小さくすることができる。従
って、■クロック周期内に所定の記憶場所の読出および
更新を行うことができる。これにより、このようにしな
いものに比べ１、種々の回路のタイミング設定が遥に容
易になる。

一層高いビット周波数を使用した場合には、１クロック
周期内に所定記憶場所の続出および更新を行うことはで
きない。この場合には、双方向性並列イン・並列アウト
・シフトレジスタ奪使用して、一つの記憶場所からデー
タを読出した後の前位の記憶場所をアドレス指定および
更新するようにすることができる。クロック周期が減少
するに従って、アドレス幅も増大しなければならないよ
うにすることができる。

第２図はＷＡＬ　２コードの形部を示し、第２図Ｃは論
理”　１　”　（第２図ａ）に等価なＷＡＬ　２−ｙ−
ドを示し、第２図ｄは論理”　ｏ　”　（第２図ｂ）に
等価なＷＡＬ　２コードを示す。第３図はＷＡＬ　２コ
ードに従って符号された入力信号によって生ずるアイダ
イアグラムを示し、このアイダイアグラムは真のアイ８
０および不正なアイ３１を有する。データは真のアイに
際しては妥当であり、不正なアイに際して（１妥当でな
い。真のアイに際し、最大振幅信号を生ずるｔ□を可と
する時間に信号をサン、プリングすることにより、送信
された原信号における論理ｎ　　ＩＩ＋または論理ＩＩ
　０１１の発生を検出することができる０不正なアイ３
１に際してサンプリングを行っても元のデータを検出す
ることはできない。瞬時ｔ８に生ずるエコーの如き不正
なアイに対応する時間に際して生ずるエコーは、この時
間に生ずる信号には情報成分が存在しないから打消す必
要がなく、かつ少なくとも理論的には信号の零点交さの
瞬時ｔ、およびｔ、における誤りを打消す必要がないこ
とをＨＤした。このことから、ルック・アップ・テーブ
ル式適応形エコーキャンセラーに必要な記憶容はを７５
％減少できる一方、トランスバーサル・フィルタ形エコ
ーキャンセラーの動作速度を同様に低減することができ
る。実際上、零点交さ瞬時からクロック情報を導出する
よ・）にすることができ、その場合瞬時ｔ２またはｔ、
においてはエコー打消を行う必要がない。送信メツセー
ジを復号するには真のアイだけが必要であるという事実
を利用することにより、メモリの容量を減少するかまた
はエコー長さを増大するこ、とができる。受信機におけ
るクロック再生回路は１真のアイおよびこれに後続する
零交さ点を利用する。従って、他の２つの瞬時において
は実際上エコー打消を行う必要がない。従って、メモリ
の容量を半分にすることができる。４つの瞬時のうちの
どの２つの瞬時を必要とするかは不確定であるが、この
不確定は収束時間を犠牲にすることにより除去すること
ができる。代案として、メモリ各社は変更せず、エコー
キャンセラーが起動して収束した挾不所望瞬時に対応す
るアドレス・ラインを切換えて更に１データビツトを受
入れることができ、従って当該エコーキャンセラーが効
果的に５ビツト・エコーキャンセラーとなるようにする
ことができる。

第５および６図は第４図に示したアドレス発生。

器４０および減算回路５の実施例をそれぞれ詳細に示す
。本例のアドレス発生器４０は４ビツト・シフトレジス
タ７０を備え、これには送信機からライン４９を介して
送信２進データを供給する。シフトレジスタ７０は送信
された最後の２進４桁に、等価な４つの並列出力Ａ１〜
Ａ４を有する０送信データはＷＡＬ　２コードを形成す
るよう符号化されると仮定しているから、受信信号は送
信ビット周波数の４倍の周波数でサンプリングする必要
がある。

また、受信信号を各サンプリング入力毎に修正する必要
がある場合には複製エコー信号を上記４倍の周波数で発
生させる必要がある。従って、従来のエコーキャンセラ
ーでは２個の別のアドレスラインを設け、１ビット周期
当り４つのサンプリング周期を得るため、これらアドレ
スラインをクロック信号発生器５２によって駆動してい
る。しかし、本発明のエコーキャンセラーでは、真のア
イに際して受信信号を修正することだけを達成しようと
するから、他の１個のアドレス・ラインＡＯだけ付設す
る。ラインＡＯからは、ライン５３上３のクロック信号
を分周器７１によってクロック周波数の％に分周した信
号を送出する。分周器７１の出力端子７２にはクロック
周波数の％従って２進データ周波数における出力が発生
し、これをライン７８を介してシフトレジスタ７０のり
四ツク入、力端子に供給し、かつライン７５を介してＡ
ＮＤゲート７４の一方の入力端子に供給し、ＡＮＤゲー
ト７４の他方入力端子にはライン５８上のクロック信号
を供給する。ラインＡＯ〜Ａ４およびＡＮＤゲー）７４
の出力ラインＯＥはランダムアクセスメモリ４１に接続
するハイウェイ４２を構成し、ラインＡＯ〜Ａ４上の信
号はランダムアクセスメモリ４１に対するアドレスを構
成し、かつライン１１上の信号はチップ・イネイブル信
号であり、従ってランダムアクセスメモリ４１に対する
アドレスは、ライン５８上のクロック信号およびライン
７５上の％周波数クロック信号の両方が存在する場合だ
け、即ち各ビット周期当り１２回だけ、有効に作用する
。このようにしてランダムアクセスメモリ４１は瞬時ｔ
　およびｔ２（第８図）に作動可能状態になり、従って
エコーキャンセラーは真のアイの中央に対応するサンプ
リング瞬時ｔ０およびこれに後続する零交さ点に対応す
る瞬時ｔ２に作動する。

第６図に示した減算回路５の実施例は減算器８０と、サ
ンプル・ホールド回路８１と、低域通過フ、イルタ８２
と、比較器８８と、信号発生器８４と、。

ラッチ回路８５と、遅延回路８６とを備える。ライン９
上の受信信号およびライン１１上の複製エコー信号は減
算器８０の入力端子に供給し、この減算器は受信信号お
よび複製エコー信号の間の差に比例する出力信号を発生
する。減算器８０の出力信号はサンプル・ホールド回路
８１に供給し、このサンプル・ホールド回路はライン５
８上のクロック信号の制御の下に減算器８０の出力信号
のサンプリングを行い、サンプリングした信号を低域通
過フィルタ８２の入力端子および比較器８３の一方の入
力端子に供給する。フィルタ８２の出力はライン１０を
介して受信機２に供給する。信号発生器８４によって、
周波成約１８　ｋＩ（ｚと、ｒｊ？望入六入力信号−ク
・ピーク振幅にほぼ等しい振幅とを鳴する３角波形の信
号を発生させる。信号発生器８４によって発生した信号
は比較器８８の他方入力端子に供給する。比較器８８の
出力はラッチ回路８５に結合し、このランチ回路には、
ライン５８上のクロック信号を遅延回路８６によって、
決まる時間だけ遅延したクロック信号を供給する。。

ラッチ回路８５の出力はライン１２を介して加算回路４
７に供給する。

第４，５および６図に示したエコーキャンセラーの実施
例は次の如く作動する。送信機ｌによって送信すべきデ
ータはアドレス発生器４０にも供給して、ランダムアク
セスメモリ４１における１ワードのアドレス指定を行わ
せ、アドレス指定されるワードは送信すべきデータビッ
ト列に依存し、本例では最後の４データビツトに依存す
る。これらのビットはシフトレジスタ７０に直列に読込
まれ、ラインＡｌ−Ａ４上へ並列に読出される。アドレ
スの第５ビツトは分周器７１からライン１１上に送出さ
れる。ランダムアクセスメモリ４１は、ライン５８上の
クロック信号およびクロック周波数の残の周波数でライ
ン７５上に生じる信号の論理積として瞬時ｔ０およびｔ
２に生じるライン１１上のチップイネイブル信号によっ
て作動可能状態ならしめる。不確定検出器（真のアイ検
出器）５０はライン５１上に出力を発生し、この出力は
、ランダムアクセスメモリ４１を瞬時ｔ８およびｔ、で
はなく瞬時ｔ□およびｔ２に作動可能状態ならしめるた
め真のアイが検出された場合に分周器７１を所定状態に
リセットする。ランダムアクセスメモリ４１の出力はハ
イウェイ４４を介してラッチ回路４８へ転送され、ライ
ン５５上のクロック信号の制御の下にこのラッチ回路に
捕捉される。ラッチ回路４８の出力はハイウェイ４６を
介してディジタル・アナログ・コンノ＜−夕４５へ転送
され、ここでアナログ信号に変換した後ライン１１を介
して減算回路５へ転送する。またラッチ回路４８の出力
はハイウェイ４８を介して加算回路４７の第１入力端子
へも転送する。ディジタル・アナログコンバータ４５か
らライン１１上に送出された複製エコー信号を、減算器
８０において、ライン９上の受信信号から減算する。減
算器８０の出力はライン５８上のクロック信号の制御の
下に作動するサンプル・ホールド回路８１に供給する。

サンプル・ホールド回路８１の出力は低域通過フィルタ
８２およびライン１０を介して受信機２に供給し、かつ
比較器８８の一方の入力端子に供給９る。

比較器８８の他方入力端子には信号発生器８３の出力を
結合し、比較器８８の出力は、遅延回路８６によって遅
延されたライン５８上のクロック信号によって決まる時
間にラッチ回路８５によって捕捉される。ラッチ回路８
５の出力はライン１２を介して加算回路４７の第２入力
端子に供給し、加算回路４７は、サンプル・ホールド回
路８１の出力が、比較器８８の出力がランチ回路８５に
供給された瞬時において信号発生器８４の出力１；り大
きいかまたは小さいかに応じて加算回路の第１入力端子
における数を１だけ増大または減少した数に等しい出力
を発生する。

上述した種々の動作のタイミングは次の通りである。ク
ロックサイクルの開始時にランダムアクセスメモリ４１
がアドレス指定され、このメモリの出力は第１遅延時間
後にラッチ回路４８によって捕捉され、アドレス指定さ
れたデータとしてハイウェイ４４上に送出することがで
きる。第２遅延時間後に減算器８０の出力がサンプル・
ホールド回路８１によって捕捉され、この第２遅延詩間
はディジタル・アナログ・コンバータ４５がラッチ回路
４８からのディジタル複製エコー信号をアナログ信号に
変換し、かつ減算器８０がこれに対処できる充分な時間
とする。比較器８３がツンブル・ホールド回路８１およ
び信号発生器８４の出力を比較するための第３遅延時間
後に、比較器８３の出力がラッチ回路８５によって捕捉
される。その場合加算回路４７はその第１入力端子にお
けるデータを１だけ増大または減少したデータを出力端
子に発生し、これがランダムアクセスメモリ４１に読込
まれる。この最後の動作はアドレス期間に際し即ち瞬時
ｔ□およびｔ２の間に完了させてランダムアクセスメモ
リ４１のアドレス指定を簡単にするのが好適である。

第４図に示したエコーキャンセラーは本発明の範囲内で
種々の変形が可能である。例えば、他の適応アルゴリズ
ムを使用することができ、そのあるものが前述したＮ、
Ａ、Ｍ、　Ｖｅｒｈｏｅｃｋｘ等によ６６文に一部が記
載されている。また上記論文に記載されているように、
エコーキャンセラーは、図示のアナログ減算に代え、デ
ィジタル減算またはサンプリング・データ減算を使用す
る構成とすることもできる。

以上、本発明の実施例をルック・アップ・テーブル式エ
コーキャンセラーにつす詳細に説明したが、これはトラ
ンスバーサル・フィルタ式エコーキャンセラーにも適用
することができる。しかし、ｔｌおよびｔ２の如き順次
のサンプリング瞬時に膜りを修正する場合処理速度に剣
する要件を＠滅するため、減算回路の出力を、適応手段
に供給する以前に蓄積して各修正動作が１ビット周期の
半分にわたり行われるようにする必要がある。

【図面の簡単な説明】

第１図は本発明の通信システムにおいて使用する送信機
／受信機のｉ要を示すブロック図、第２図は２進値°°
　１°′および°゛０“１並にこれらに対応するＷＡＬ
　２コードを示す波形図、第８図はＷＡＬ　２コ一ド方
式で符号化された受信信号から生ずるアイダイアグラム
を示す図、第４図は第１図に示したエコーキャンセラー
の好適な実施例を示すブロック図、 第５図は第４図のアドレス発生器の実施例を示すブロッ
ク図、 第６図は第４図の減算回路の実施例を示すブロック図で
ある。 １・・・送信機　　　　　　２・・・受信機８・・・ハ
イブリッド回路網 ４・・・エコーキャンセラー ５・・・減算回路　　　　　８・・・伝送路４０・・・
アドレス発生器　　４１・・・ランダムアクセスメモリ
４８・・・ラッチ回路４５・・・いコンバータ４７・・
・加算回路　　　　　５０・・・不確定検出器５２・・
・クロック信号発生器 ５４．５６・・・遅延回路 ７０・・・４ピツト・シフトレジスタ ７１・・・分周器　　　　　８０・・・減算器８１・・
・サンプル・ホールド回路 ８２・・・低域通過フィルタ ８３・・・比較器 ８４・・・信号発生器　　　　８５・・・ラッチ回路８
６・・・遅延回路 特酌用願人　　”″ベー°７４す７７７゜フルーイラン
ペンファブリケン

Claims (1)

1. 【特許請求の範囲】 Ｌ　シンボル周波数の両側にそれぞれ一つずつ配置され
   る２個の側波帯を含む電力−周波数スペクトラムを有す
   るデータ信号用のディジタル・デュプレックス通信シス
   テムであって、エコーキャンセラーを含む送信機／受信
   機を備え、受信信号がビット周波数の増倍周波数でサン
   プリングされ、かつ受信信号が各シンボル周期において
   、データが妥当である第１時間およびデータが妥当でな
   い第２時間を含み、第１時間に際し、サンプリングされ
   た信号の値からデータを復号するディジタル・デュプレ
   ックス通信システムにおいて、受信信号が第２時間に際
   してサンプリングされた場合、エコーキャンセラーを不
   作動ならしめる構成としたことを特徴とするディジタル
   ・デュプレックス通信システム。 Ｌ　　受信信号が各シンボル周期において第１および第
   ２時間を含む４個の時間にサンプリングされ、警の第８
   時間が第１および第２時間の間の信号の零交さ点に対応
   し、かつその第４時間が一つのシンボル周期の第２時間
   および次のシンボル周期の第１時間の間の信号の零交さ
   点に対応する特許請求の範囲第１項記載のディジタル・
   デュプレックス通信システムにおいて、第２および第４
   時間にエコーキャンセラーを不作動ならしめるディジタ
   ル・デュプレックス通信システム。 ＆　エコーキャンセラーがルック・アップ・テーブル式
   である特許請求の範囲第１または２項記載のディジタル
   ・デュプレックス通信システム。 表　ルック・アップ・テーブルのアドレス指定された部
   分における記憶内容を、残留エコーの符号に応じて１だ
   け増大または減少する特許請求の範囲第８項記載のディ
   ジタル・デュプレックス通信システム。