JPS59193071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59193071A JPS59193071A JP58066430A JP6643083A JPS59193071A JP S59193071 A JPS59193071 A JP S59193071A JP 58066430 A JP58066430 A JP 58066430A JP 6643083 A JP6643083 A JP 6643083A JP S59193071 A JPS59193071 A JP S59193071A
- Authority
- JP
- Japan
- Prior art keywords
- resin film
- pattern
- gate
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製デ冴方法、砒くｔこゲートとソ
ース、ゲートとドレインの間１１Ｍｆ短Ｉく自己整合釣
船こ形成するソヨットキバリアゲートイーリ電界効果ト
ランジスタの製造に関する。
ース、ゲートとドレインの間１１Ｍｆ短Ｉく自己整合釣
船こ形成するソヨットキバリアゲートイーリ電界効果ト
ランジスタの製造に関する。
ガリウム砒素ンヨ、トキバリアゲート型′由：界効果ト
ランジスタ（以下ＧａＡｓ Ｍ１８８Ｆ’ＥＴと称Ｔ）
を基本素子として用いるＧ ａ Ａ ｓ集積回路（以下
ＧａＡｓ ＩＣと称す）はシリコン集積回路よりも高
速動作が可能であり、各所で活発に研究開発か進められ
ている。ＧａＡｓ ＩＣ用の（）ａＡｓ ＭＥＳ−Ｆ
ＢＴ ｏ、）構造は基本的には従来マイクロ波増幅素子
として開発されたＧａＡｓ ＭＥＳＦＥＴ と同じであ
るが、ＧａＡｓ １０の場合にはより薄い活ｉ生層を
動作層として用いることから、ソース・ゲート間、ゲー
ト・ドレイン間の直列寄生抵抗が大きくなりやすく、直
列寄生抵抗の小さいＧａＡｓＭＥ−８ＦＥＴ 構造の開
発が重要である。
ランジスタ（以下ＧａＡｓ Ｍ１８８Ｆ’ＥＴと称Ｔ）
を基本素子として用いるＧ ａ Ａ ｓ集積回路（以下
ＧａＡｓ ＩＣと称す）はシリコン集積回路よりも高
速動作が可能であり、各所で活発に研究開発か進められ
ている。ＧａＡｓ ＩＣ用の（）ａＡｓ ＭＥＳ−Ｆ
ＢＴ ｏ、）構造は基本的には従来マイクロ波増幅素子
として開発されたＧａＡｓ ＭＥＳＦＥＴ と同じであ
るが、ＧａＡｓ １０の場合にはより薄い活ｉ生層を
動作層として用いることから、ソース・ゲート間、ゲー
ト・ドレイン間の直列寄生抵抗が大きくなりやすく、直
列寄生抵抗の小さいＧａＡｓＭＥ−８ＦＥＴ 構造の開
発が重要である。
上記直列寄生抵抗を減らす方法として、従来種々提案さ
れてＣ）るが、その中で最も基本的なものを第１図（こ
示す。第１図はゲートとソース、ゲートとドレインの間
に高不純物領域（以下ｎ十層と称Ｔ）Ｆｃ形成すること
により直列寄生抵抗を低減させたものである。その製造
方法としては（ａ）のように半絶縁性ＧａＡｓ （以
下８．１．（）ａＡｓと称’？１− ）基板１１上に形
成されたｎ型動作層１２上に例えはタングステン（ホ）
などの高耐温度性（高融点）金属よりなるケート電極１
３を形成し、（１））のように該ゲート″ｔ ４ｉ １
３をマスクにして、Ｇ ａ Ａ ｓ中でドナーとなる元
素（例Ｘ、はＳＩ＋）をイオン注入したあとアニールを
行いＩＩ 層を形成する。この方法ではｎ＋層の形成
（こ必要な約８００ ℃でのアニーリングの際、ゲート
金属がｎ型動作層中に拡散してノヨットキ特性が劣化す
るという欠点がある。至た高融点金属は一般（こ比抵抗
が高く、従って、ゲート抵抗が大きくなるという池の欠
点もある。
れてＣ）るが、その中で最も基本的なものを第１図（こ
示す。第１図はゲートとソース、ゲートとドレインの間
に高不純物領域（以下ｎ十層と称Ｔ）Ｆｃ形成すること
により直列寄生抵抗を低減させたものである。その製造
方法としては（ａ）のように半絶縁性ＧａＡｓ （以
下８．１．（）ａＡｓと称’？１− ）基板１１上に形
成されたｎ型動作層１２上に例えはタングステン（ホ）
などの高耐温度性（高融点）金属よりなるケート電極１
３を形成し、（１））のように該ゲート″ｔ ４ｉ １
３をマスクにして、Ｇ ａ Ａ ｓ中でドナーとなる元
素（例Ｘ、はＳＩ＋）をイオン注入したあとアニールを
行いＩＩ 層を形成する。この方法ではｎ＋層の形成
（こ必要な約８００ ℃でのアニーリングの際、ゲート
金属がｎ型動作層中に拡散してノヨットキ特性が劣化す
るという欠点がある。至た高融点金属は一般（こ比抵抗
が高く、従って、ゲート抵抗が大きくなるという池の欠
点もある。
本発明は上記の従来の製造方法の欠点に鑑みて成された
ものであり、その目的は、ゲート金属として高融点金属
以外でも適用ｒＩ丁能であり、し、かもゲート金属がｎ
型動作ＩＩに拡散していくことも４ｆく、ゲート電極の
近傍才でソース、ドレイン領域となるｎ 層を自己整合
的に形成する半導体装置の製造方法を提供することＯこ
ある。
ものであり、その目的は、ゲート金属として高融点金属
以外でも適用ｒＩ丁能であり、し、かもゲート金属がｎ
型動作ＩＩに拡散していくことも４ｆく、ゲート電極の
近傍才でソース、ドレイン領域となるｎ 層を自己整合
的に形成する半導体装置の製造方法を提供することＯこ
ある。
本発明によれは閣抵抗牲基板、Ｊ：（こ半導体装Ｈｙ
（７）動作層となるｎ型半導体層※ご形成１−るニー桿
と、該ｎ型半縛俸ｊ曽表面を第１の物質で覆う工程と、
該第１の物蹟上にゲート酸極位置を決めイ、１こめの第
２の物質よりパターンを形成する工程と、該パターンを
マスクとしてイオン注入により前記ｎＬＩ！１半導体層
中に高不純物領域を形成する工程と、全面ζこ樹脂膜を
塗布し１こ後、全体を熱して該樹脂膜）−フローさせ、
前記第２の物質よりｈＭるパターン表面の樹脂膜を坊く
する工程と、全面をドライエツチングを付い、前記第２
の物質から成るパターンの上表面を露出させる工程と、
前記樹脂膜をマスクとして、前記第２の物質から成るパ
ターンおよび該パターン下方の前記第１の物質を除去す
る工程と、前面にゲート電極となる金属を付着させる工
程と、前記樹脂膜を除去すること（こより該樹脂膜上の
前記ゲート金属を除去する工程を含むことを特徴とする
半導体装置の製造方法が得られる。
（７）動作層となるｎ型半導体層※ご形成１−るニー桿
と、該ｎ型半縛俸ｊ曽表面を第１の物質で覆う工程と、
該第１の物蹟上にゲート酸極位置を決めイ、１こめの第
２の物質よりパターンを形成する工程と、該パターンを
マスクとしてイオン注入により前記ｎＬＩ！１半導体層
中に高不純物領域を形成する工程と、全面ζこ樹脂膜を
塗布し１こ後、全体を熱して該樹脂膜）−フローさせ、
前記第２の物質よりｈＭるパターン表面の樹脂膜を坊く
する工程と、全面をドライエツチングを付い、前記第２
の物質から成るパターンの上表面を露出させる工程と、
前記樹脂膜をマスクとして、前記第２の物質から成るパ
ターンおよび該パターン下方の前記第１の物質を除去す
る工程と、前面にゲート電極となる金属を付着させる工
程と、前記樹脂膜を除去すること（こより該樹脂膜上の
前記ゲート金属を除去する工程を含むことを特徴とする
半導体装置の製造方法が得られる。
次に０ａＡｓ ＭＥＳＦＥＴの製造工程を例にとって
、本発明の実施例を詳しく説明する。第２図（ａ）〜（
ｈ）は本発明の一笑施例の製造工程順の断面図である。
、本発明の実施例を詳しく説明する。第２図（ａ）〜（
ｈ）は本発明の一笑施例の製造工程順の断面図である。
第２図（ａ）のようにＳ、１．ＧａＡｓ基板１１上にホ
トレジスト２０ヲマスクとしてＳｌ イオンを加速電
圧５０Ｋｅｖ、ドーズ量１５×１０１２確二２でイオン
注入を行い半導体装置の動作層１２とする。次に（ｂ）
のように前記ホトレジストを除去したあと第１の物質と
して気相成長８ｉ０≦゛膜２１を厚さ３００Ｘ堆積させ
、その上をこ例えはホトレジストを用いたリフトオフ法
をこより厚さ１μｍ のアルミニウム（ＡＡ）し、 パターン２２を形勘τのＡｌパターンは後でゲート電極
を形成し１こい部分に設けることとする。次に（Ｃ）の
ように全面に５ｉ１２オン注入（加速電圧１００Ｋｅｖ
、 ドーズ量２Ｘ１０ Ｃｌｎ ）’Ｅ−行い、
つづいて水素雰囲気中で８００℃、１５分間のアニーリ
ングを行い工程（ａ）ｌこおいて注入したＳｉ＋イオン
および工程（Ｃ）で注入したＳｌ イオンを同時に活
性化させる。
トレジスト２０ヲマスクとしてＳｌ イオンを加速電
圧５０Ｋｅｖ、ドーズ量１５×１０１２確二２でイオン
注入を行い半導体装置の動作層１２とする。次に（ｂ）
のように前記ホトレジストを除去したあと第１の物質と
して気相成長８ｉ０≦゛膜２１を厚さ３００Ｘ堆積させ
、その上をこ例えはホトレジストを用いたリフトオフ法
をこより厚さ１μｍ のアルミニウム（ＡＡ）し、 パターン２２を形勘τのＡｌパターンは後でゲート電極
を形成し１こい部分に設けることとする。次に（Ｃ）の
ように全面に５ｉ１２オン注入（加速電圧１００Ｋｅｖ
、 ドーズ量２Ｘ１０ Ｃｌｎ ）’Ｅ−行い、
つづいて水素雰囲気中で８００℃、１５分間のアニーリ
ングを行い工程（ａ）ｌこおいて注入したＳｉ＋イオン
および工程（Ｃ）で注入したＳｌ イオンを同時に活
性化させる。
この工程で８ 、１ 、ＧａＡｓ 裁板１１中にｎ型Ｇ
ａ Ａ ｓ層１２および計層２３が形成される。次Ｏ
こ（ｄ）のように樹脂膜、例えはホトレジスト膜２４を
約１μｍ厚さだけ塗布し、全体を１７０℃、３０分加熱
下ることにより図の如く、前記Ａ、 ｌパターンの上表
面２５の厚みを薄くする。次に（ｅ）において全体を例
えはＯＦ４によるリアクティブイオンエツチング（ＲＩ
Ｂ）を用いてドライエッチし前記Ａｌパターンの上表面
２５を露出させる。次（こ（ｆ）のように露出したＡＩ
パターン２２ヲリン酸でエツチング除去し、つづいてＳ
ｔ Ｏｈ’ ｋ ２１ ｆバッファドｍＷでエツチン
グして看させ、（ｈ）のようにホトレジスト膜２４ヲ用
いてリフトオフ丁れはｎ型ＧａＡ ｓ Ｍ １２上にシ
ョットキゲート電極１３が形成される。最後に（１）の
ように、副層上にソース、ドレインとなるオーム性’Ｒ
ｌ’ｌ １４、１５を形成すればＧａＡｓ ＭＥＳＦＥ
Ｔ が実現できる。
ａ Ａ ｓ層１２および計層２３が形成される。次Ｏ
こ（ｄ）のように樹脂膜、例えはホトレジスト膜２４を
約１μｍ厚さだけ塗布し、全体を１７０℃、３０分加熱
下ることにより図の如く、前記Ａ、 ｌパターンの上表
面２５の厚みを薄くする。次に（ｅ）において全体を例
えはＯＦ４によるリアクティブイオンエツチング（ＲＩ
Ｂ）を用いてドライエッチし前記Ａｌパターンの上表面
２５を露出させる。次（こ（ｆ）のように露出したＡＩ
パターン２２ヲリン酸でエツチング除去し、つづいてＳ
ｔ Ｏｈ’ ｋ ２１ ｆバッファドｍＷでエツチン
グして看させ、（ｈ）のようにホトレジスト膜２４ヲ用
いてリフトオフ丁れはｎ型ＧａＡ ｓ Ｍ １２上にシ
ョットキゲート電極１３が形成される。最後に（１）の
ように、副層上にソース、ドレインとなるオーム性’Ｒ
ｌ’ｌ １４、１５を形成すればＧａＡｓ ＭＥＳＦＥ
Ｔ が実現できる。
以上の説明より明らかな如く本方法においては、ゲート
電極に近接し１こｎ＋層が自己整合的に形成するこ譜が
可能であり、ゲート・ソース間、ゲート・ドレイン間の
直列寄生抵抗を著しく低減させることができる。ま１こ
不発明の方法ζこおいては、アニーリング工程において
ゲート金属がｎ ５ＧａＡｓ表面と接触していないので
当然のことながらアニール中でのショットキー特性の劣
化は無いし、従ってゲート電極として品融点金属を用い
る必要もない。以上本発明を実施例を用いて説明したが
、これはほんの１例を示したに丁ぎす本発明の内容の範
囲なら種々の変更も可能である。例えは上記実施例では
ｒ＋４：９ＧａＡｓ層とｎ 層は同時にアニールしてい
るが、各々別個に行っても何ら支障はない。ま１こ、工
程（ｃ）ｌこおいてＡｌのパターンを採用しているが、
物質としては必すしもＡｌに限ることはなく窒化膜等の
絶縁体であっても、あるいはＭｏ、Ｗ等の他の金属であ
ってもよい。
電極に近接し１こｎ＋層が自己整合的に形成するこ譜が
可能であり、ゲート・ソース間、ゲート・ドレイン間の
直列寄生抵抗を著しく低減させることができる。ま１こ
不発明の方法ζこおいては、アニーリング工程において
ゲート金属がｎ ５ＧａＡｓ表面と接触していないので
当然のことながらアニール中でのショットキー特性の劣
化は無いし、従ってゲート電極として品融点金属を用い
る必要もない。以上本発明を実施例を用いて説明したが
、これはほんの１例を示したに丁ぎす本発明の内容の範
囲なら種々の変更も可能である。例えは上記実施例では
ｒ＋４：９ＧａＡｓ層とｎ 層は同時にアニールしてい
るが、各々別個に行っても何ら支障はない。ま１こ、工
程（ｃ）ｌこおいてＡｌのパターンを採用しているが、
物質としては必すしもＡｌに限ることはなく窒化膜等の
絶縁体であっても、あるいはＭｏ、Ｗ等の他の金属であ
ってもよい。
を説明するための図であり、１１・・・半絶縁性ＧａＡ
ｓ基板、１２・・・ｎ型Ｇ ａ Ａ ｓ層、１３・・・
ソース電極、１４・・・ドレイン電極、２０・・・ホト
レジスト膜、２１・・・酸化膜、２２・・・Ａｌパター
ン、２３・・・ｎ １１．２４・・・ホトレジスト膜、
２５・・・Ａｌパターン表面、２６・・・ゲート金属。
ｓ基板、１２・・・ｎ型Ｇ ａ Ａ ｓ層、１３・・・
ソース電極、１４・・・ドレイン電極、２０・・・ホト
レジスト膜、２１・・・酸化膜、２２・・・Ａｌパター
ン、２３・・・ｎ １１．２４・・・ホトレジスト膜、
２５・・・Ａｌパターン表面、２６・・・ゲート金属。
Claims (1)
- 高抵抗性基板上に半導体装置の動作層となるｎ型半導体
層を形成する工程と、該ｎ型半導体層表面を第１の物質
で覆う工程と、該第１の物質上にゲート電極位置を決め
るための＊２の物質よりなるパターンを形成する工程と
、該パターンをマスクとしてイオン注入により前記口型
半導体層中に高不純物領域を形成下る工程と、樹脂膜を
塗布したｆ後金体を熱して該樹脂膜をフローさせ、前記
第２の物質より成るパターン表面の樹脂膜を薄くする工
程と、全面をドライエツチングを行い、前記第２の物質
から成るパターンの上表面８−Ｍ出させる工程と、前記
樹脂膜をマスクとして、ｍＪ記第２の物質から成るパタ
ーンおよび該パターン下方の前記第１の物ｌ！ｔそ除去
する工程と、前面にゲート電極となる金属を付着させる
工程と、前記樹脂膜を除去することにより該樹脂膜上の
前記ゲート金属を除去する工程を含むことを特徴とする
半導体装置の製清方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066430A JPS59193071A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066430A JPS59193071A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59193071A true JPS59193071A (ja) | 1984-11-01 |
Family
ID=13315551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066430A Pending JPS59193071A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193071A (ja) |
-
1983
- 1983-04-15 JP JP58066430A patent/JPS59193071A/ja active Pending
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