JPS59198733A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS59198733A
JPS59198733A JP58074301A JP7430183A JPS59198733A JP S59198733 A JPS59198733 A JP S59198733A JP 58074301 A JP58074301 A JP 58074301A JP 7430183 A JP7430183 A JP 7430183A JP S59198733 A JPS59198733 A JP S59198733A
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JP
Japan
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wiring
layer
integrated circuit
semiconductor integrated
layers
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Application number
JP58074301A
Other languages
English (en)
Inventor
Hiroyoshi Shimoyama
下山　博義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、例えばマスタースライス方式ＬＳＩのよう
に所定の配線格子に沿って結線するようにした半導体集
積回路装置に関するものである。
オ１図に従来のマスタースライス方式ＬＥＩ工における
配線構造の一例を示す。
オ１図において、（１）は半導体基板から成るＬＳＩチ
ップ、（２ａ３〜（２ｆ）は例えばシリコンゲートＭＯ
Ｓトランジスタ等からなる論理機能をもった予め位置が
固定されたゲートセル列であシ、半導体基板（１）内に
互いに離間して形成された回路構成素子ブロックを構成
する。（３）〜（５）はゲートセルの端子、（６）は各
ゲートセル列間の配線領域（７）に仮想的に設定された
配線格子、（８）及び（９）は配線格子（６）の水平線
上に設けられた水平配線層であシ、同一層の配線層とし
て形成される。（１０）〜Ｑ２）は配線格子（６）の”
垂直線上に設けられた垂直配線層であシ、水平配線層（
８）　、　（９）上に形成された絶縁層（図示せず）上
に同一層の配線層として形成される。（１３）は水平配
線層と垂直配線層とを接続するために両者間の上記絶縁
層にｉけられたスルーホールである。
なお、垂直配（互層を第１層、水平配線層２オ２層とし
て形成される場合があることはいうまでもない。
従来のマスタースライス方式ＬＳＩでは、第１図に示す
ように、ＬＳＩチップ（１）の同一平面上に存在する電
気的に等価な端子（３１、１４ａ間の結線は、アルミニ
ウムから成る水平配線層（８）と垂直配線層（１０）　
、　（ＩＩ）を用い、両者の間の絶縁層に対してスルー
ホール０１を置くことによりｘ現していた。ここで、水
平配線層を幹線、垂直配線層子（６）の同一垂直線上に
おいて上の端子（５）に接続される幹線（９）は、下の
端子（４）に接続される幹線（８）よυ上に配置されな
ければならないという制約）が発生する。ところで、こ
の種の装置の水平、垂直配線各層には製造面からの制約
によって決まる配線間の最小許容間隔が決められており
、この間隔によって予め配線格子（６）ヲ設けておいて
この格子（６）上に配線することによシ、自助配線も比
較的容易に実現できるという利点がある。
しかるに、マスタースライス方式ＬＳＩでは、上及び下
側のセル列にはさまれた配線鎖板（７）の高さ配線格子
の水平線数が予め固定されておシ、使用ゲート数が増大
するにつれて、配線が不可能になる確率が高くなる。
また第２図のように、相互に結線すべき信号端子（１４
ａ）と（１４１）　）　Ｅ＜び（１５ａ）と（１５１）
）が配線格子の同一垂直線上に位置した場合、幹線間に
前述の上下制約の矛盾が発生し、この筐までは配線が不
可能となる。
このような場合、従来は、第３図囚〜ｔｃｌに示すよう
な幹線分割方式を用いて上下制約の矛盾を解決していた
。
しかし第３１囚の場合はよいとしても、第３図（Ｂｌ及
びｆｃｌのような場合は総配線長が増大し、信号の余分
な遅延をもたらしたシ、新しい上下制約の矛盾が発生す
る可能性があるなどの欠点があった。
また、第８図（４）の場合であっても、使用ゲート数が
増大するにつれて配線が不可能になる確率が高くなる点
については依然として解決しないものである。
この発明はこのような点に鑑みてなされたもので、高密
度化に伴なｐ配線の不可能を他の不都合を招来すること
なく解決するために、配線に使われる可能性のある配線
層を、回路構成素子ブロックの形成時に配線格子に対し
て斜め方向に予め形成した半醇体集積回路装置捉供する
ものである。
刈・４図はこの発明の一実施例を示す平面図であシ、偽
１図は１つの配線頭載（７）における一実施態様を示し
、（Ｂ）及び＋Ｃ１はその一部を拡大して示すものであ
る。　　　　゛ この天雄側では、配線格子（６）の全域に亘つて同一の
対角方向に斜め方向配線層Ｖ句が設けられている。この
配線層（１６）は、ゲートセル列を形成する除の不純物
拡散層工程において、不純物拡散層として同時に形成す
ることができる。また、ゲートセル列中にシリコンゲー
）ＭＯＳ　トランジスタが形成される場合は、そのゲー
ト電極形成工程において、多結晶シリコン層として同時
に形成することもできる。
斜め方向配線層（Ｉ６）は、第４図（Ｂ）に示すように
、配線格子（６）の各枠−内の中心部において最小許容
間隔αで分断されており、配線として用いられ々い場合
はそのままでおかれるが、第４図ｆｃｌに示すように、
上記分析部にコンタク）　ｆ＋ηを設けることによシ、
配線として用いることができる。このコンタク）　１１
ηは、例えば配ｊ泉層（＋３１がネルを設け、珂・１層
目の水平捷たは垂直アルミニウム化、互層を形成する際
に、上記コンタクトホールにアルミニウムを埋め込むこ
とによシ実現できる。
第５図に、上下制約の矛盾にょる配線の不可能を、予め
形成された斜め方向ＩＡｔ線層◇！を用いて）ヂメ決し
た例を示す。
址たこの捩雄側によれば、配線格子の水平腺数に対して
必要とされる水平・床敷が超過することによる配線の不
Ｏ１′能も、予め形成された斜め方向配線層（１６）で
解決することが可能である。
第６図はこの発明の他の実施例を示す要部平面図であシ
、この実施例の場合は、１配線格子の２つの枠にまたが
る斜め方向配線層（Ｉ６）が規則的に配置して形成され
ておシ、この場合の能尿層（１６１Ｋは、第４図の実施
例のような分りｒ部Ｌｒｉ設けられていない。
この実施例の場合も、例えば７７図に示すように配線し
て、上下制約の矛盾による配線の不可能を解決すること
ができる。
以上、マスタースライス方式ＬＳＩの場合について説明
してきたが、この発明はいわゆるビルディングブロック
方式ＬＳＩにも適用可能である。
以上のように、この発明によれば、配置諷密度の高い＠
域の配線の不可能を容易に解決することが可能となる。
しかも、配線に使われる可ＩＪＬ性のある配線層を、回
路構成素子ブロックの形成時に配線格子に対して斜め方
向に予め形成しておくことができるので、工程数の増加
等の不郁合を何ら招来することはない。
【図面の簡単な説明】
珂・１図はマスタースライス方式ＬＳＩの概要を示す平
面図であり、囚は全体図、（Ｂｌは一部拡大図である。 第２図は従来装置の欠点を説明するための図、第３図は
従来装置のｐｔ線線法法例示す図、第４図はこの発明の
一実施例を示す平面図、第５図はその使用例を示す図、
第６図はこの発明の他の実施例を示す図、オフ図はその
Ｗ４用例を示す図である。 １図において、（１）は半導体基板、（２ａ　３〜（−
２ｆ）は回路構成素子ブロック、（６）は配線格子、（
７）は配保唄」或、（８）及び（９）は水平配線層、　
１００）〜θ匂は垂直配線層、（１Ｇ）は斜め方向配線
層である。 なお、図中、同一符号は同−又は４目当部分を示す。 代理人　　大　岩　　増　雄 第１図 第２　ＩＩ 第：３図 （Ａ）（Ｂ） 第４図 （Ａ） 脇５図 第０図 第７図 手続補正書（自発） １１．オＩ４５８年６４０　日 生−旨′［庁長官殿 １、事件の表示　　　ｂ−願昭５８−７４８０１号２、
発明の名称 半導体集積回路装置 ：う、補正をする者 代表者片山仁へ部 １、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第５頁第１４行目に１半導体集積回路装質提供」
とあるのを「半導体集積回路装ｆ？ｔを提供」と訂正す
る。 以　　上 手１．Ｊこ補正升（自発） １．１゛許ｊ）長官ｈ（乏 １　　、　　＝ＩＧ　１′１（７）　ノＧ　；、’；　
　　　　　　！ｊ、’ｉ＋９ｆｊ１１ｉ”５Ｂ−７４８
０１ｅ２、発明の名称　　　半導体集積回路装置；う　
補正をする者 ・ｌ　ｆ’ｌ、との関係　　腸・許出願人代表省　片　
１１１　　仁　八　部 ４、浅凹）人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書第４頁第９行目に１の高さ配線格子の水平
線数かヨとあるのを１の高さく配線格子の水平線数）が
ヨと旧圧する。 （３）明細書第７頁第１９〜２０行目番こ１ビルディン
グブロック方式ＬＳＩＪとあるのを１ビルディングブロ
ック方式（又はポリセル方式、スタンダードセル方式、
ゼネラルセル方式）ＬＳＩＪとＳ」正する。 以　　Ｌ 特許請求の範囲 （１）単一の半導体基板内（こ互いに離間して形成され
た複数の回路構成素子ブロックを有し、この回路構成素
子ブロック間の配線領域］こ設定される配線格子の水平
線りに設けられる水平配線層と、Ｌ記配線格子の垂直線
とＩこ設けられる垂直配線層とを用いてＬ記回路構成素
子ブロック間の接続がなさ９るよう番こした半導体集積
回路装置において、Ｌ記配線格子に対して斜め方向の配
線層が、上記回路荷載素子ブロックの形成時にＬ記配線
領域１こ設けられていることを特徴とする半導体集積回
路装置。 （２ン斜め方向の配線層は不純物拡散層から成る特許請
求の範囲第１項記載の半導体集積回路装置。 （３）斜め方向の配線層は多結晶シリコンから成る特許
請求の範囲第１項記載の半導体集積回路装置。

Claims (1)

  1. 【特許請求の範囲】 ＋１１　　単一の半導体基板内に互いに離間して形成さ
    れた複数の回路構成素子ブロックを有し、この回路構成
    素子ブロック間の配線領域に設定される配線格子の水平
    線上に設けられる水平配線層と、この水平配線層とは異
    なる層で上記配線格子の垂直線上に設けられる垂直配線
    層とを用いて上記回路構成素子ブロック間の接続がなさ
    れるようにした半導体集積回路装置において、上記配線
    格子に対−て斜め方向の配線層が、上記回路構成素子ブ
    ロッ多の形成時に上記配線＠域に設けられていることを
    特徴とする半導体集積回路装置。 （２）　　斜め方向の配線層は不純物拡散層から成る特
    許請求の範囲オ直項記載の半導体集積回路装置。 （３）　　斜め方向の配線層は多結晶シリコンから成る
    特許請求の範囲オ１項記載の半導体集積回路装置。
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