JPS59201469A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59201469A JPS59201469A JP58075015A JP7501583A JPS59201469A JP S59201469 A JPS59201469 A JP S59201469A JP 58075015 A JP58075015 A JP 58075015A JP 7501583 A JP7501583 A JP 7501583A JP S59201469 A JPS59201469 A JP S59201469A
- Authority
- JP
- Japan
- Prior art keywords
- source
- ion implantation
- regions
- region
- width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はダート電極全マスクにしてソース及びドレイ
ン領域を形成するセルファライン・ダート・トランジス
タのような半導体装置の製造方法に関する。
ン領域を形成するセルファライン・ダート・トランジス
タのような半導体装置の製造方法に関する。
従来よりＭ ＯＳ （Ｍｅｔａｌ ０ｘｃｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ ）ＬＳＩ （Ｌａｒｇｅ ５
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ７ｒｃｕｉｔ ）
例えば多結晶シリコンゲートのＭＯＳ）ランジスタにお
いてはダート電極として使用される多結晶シリコン、を
マスクにしてソース及びドレイン領域を形成している。
ｍ１ｃｏｎｄｕｃｔｏｒ ）ＬＳＩ （Ｌａｒｇｅ ５
ｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ７ｒｃｕｉｔ ）
例えば多結晶シリコンゲートのＭＯＳ）ランジスタにお
いてはダート電極として使用される多結晶シリコン、を
マスクにしてソース及びドレイン領域を形成している。
第１図及び第２図を参照していわゆるセルアライン・ダ
ート・トランジスタの一例として多結晶シリコンゲート
のＭＯＳトランジスタの製造方法を説明する。第１図は
ＭＯ８ＬＳ ＩＶＣｋ（＋６１つＬＤＭＯ８トランｓ）
スタのパターンを示す平面図、第２図（５）〜（Ｑはそ
れぞれ第１図に示したパターンのＡ −Ａ’線に沿った
断面図を示している。第１図において、１）はソース領
域、１２けドレイン領域、１３はダート領域である。ま
ず、第２図（〜において、２１は半導体基板であり、こ
の半導体基板２）上のソース領域１ノ、ドレイン領域１
２．ダート領域１３以外領域は予め厚い酸化膜２２が形
成されており、ソース領域１１． ドレイン領域１２
、ダート領域１３は薄い酸化膜２３が形成される。また
、２４け上記薄い酸化膜２３上に形成されるダート電極
となる多結晶シリコン層である。次に、第２図（Ｂ）
Ｋ示すように上記多結晶シリコン層２４をマスクにして
イオン注入を行なう。こ、９場合において、イオン注入
により注入されるイオンは上記厚い酸化膜２２及び上記
多結晶ｉ／リコン層２４に阻止されるため、その下部に
は入らないが、その他の領域においては半導体基板２１
Ｖｃ打込まれる。このようにして、第２図（Ｃ）＆こ示
すようにソース領域１１及びドレイン領域が形成される
。
ート・トランジスタの一例として多結晶シリコンゲート
のＭＯＳトランジスタの製造方法を説明する。第１図は
ＭＯ８ＬＳ ＩＶＣｋ（＋６１つＬＤＭＯ８トランｓ）
スタのパターンを示す平面図、第２図（５）〜（Ｑはそ
れぞれ第１図に示したパターンのＡ −Ａ’線に沿った
断面図を示している。第１図において、１）はソース領
域、１２けドレイン領域、１３はダート領域である。ま
ず、第２図（〜において、２１は半導体基板であり、こ
の半導体基板２）上のソース領域１ノ、ドレイン領域１
２．ダート領域１３以外領域は予め厚い酸化膜２２が形
成されており、ソース領域１１． ドレイン領域１２
、ダート領域１３は薄い酸化膜２３が形成される。また
、２４け上記薄い酸化膜２３上に形成されるダート電極
となる多結晶シリコン層である。次に、第２図（Ｂ）
Ｋ示すように上記多結晶シリコン層２４をマスクにして
イオン注入を行なう。こ、９場合において、イオン注入
により注入されるイオンは上記厚い酸化膜２２及び上記
多結晶ｉ／リコン層２４に阻止されるため、その下部に
は入らないが、その他の領域においては半導体基板２１
Ｖｃ打込まれる。このようにして、第２図（Ｃ）＆こ示
すようにソース領域１１及びドレイン領域が形成される
。
上記したように多結晶シリコン層２４のダート電極をマ
スクとして、ソース領域１ノ及びドレイン領域１２を形
成するようにした製造方法においては、集積回路の微細
加工が進んで、上記多結晶シリコン層２４０幅が非常に
小さくなるとトランジスタにショートチャネル効果が生
じる。このようなショートチャネル効果はトランジスタ
のスレッシュホールド値を引き下げる効果があるため、
例えばエンハンスメント型トランジスタの製造において
はそのスレッシュホールド値の制御が非常に困難になる
という欠点があった。従って、ショートチャネル効果を
防止する何らかの手段がないと、たとえ、集積回路の微
細加工技術が進んでも、ダート電極となる多結晶シリコ
ン層２４０幅は小さくできないため、その分だけチップ
サイズが大きくなるという不具合があった。
スクとして、ソース領域１ノ及びドレイン領域１２を形
成するようにした製造方法においては、集積回路の微細
加工が進んで、上記多結晶シリコン層２４０幅が非常に
小さくなるとトランジスタにショートチャネル効果が生
じる。このようなショートチャネル効果はトランジスタ
のスレッシュホールド値を引き下げる効果があるため、
例えばエンハンスメント型トランジスタの製造において
はそのスレッシュホールド値の制御が非常に困難になる
という欠点があった。従って、ショートチャネル効果を
防止する何らかの手段がないと、たとえ、集積回路の微
細加工技術が進んでも、ダート電極となる多結晶シリコ
ン層２４０幅は小さくできないため、その分だけチップ
サイズが大きくなるという不具合があった。
上記したショートチャネル効果が生じる原因としては次
の２つのことが上げられる。
の２つのことが上げられる。
（１） 第３図に示すようにソース領域１１及びドレ
イン領域１２の拡散の横方向の広がりａによって、チャ
ネルの長さが小さくなる。
イン領域１２の拡散の横方向の広がりａによって、チャ
ネルの長さが小さくなる。
（２） 第３図に示すようにソース領域１１及びドレ
イン領域１２から空乏層３１，３２が伸びて実効のチャ
ネル長が小さくなる、 上記したショートチャネル効果の発生を防止する対策方
法として、 （１） ソース領域１ノ及びドレイン領域１２となる
拡散層の深さを小さくしてソース領域１１及びドレイン
他域１２の横方向の広がりを押える方法。
イン領域１２から空乏層３１，３２が伸びて実効のチャ
ネル長が小さくなる、 上記したショートチャネル効果の発生を防止する対策方
法として、 （１） ソース領域１ノ及びドレイン領域１２となる
拡散層の深さを小さくしてソース領域１１及びドレイン
他域１２の横方向の広がりを押える方法。
（２） 半導体基板内に半導体基板と同極性のイオン
を打込み、空乏層３１．３２の広がりを小さくするとい
う方法。
を打込み、空乏層３１．３２の広がりを小さくするとい
う方法。
があった。
しかし、上記した第１項の対策方法シておいては拡散の
深さを小さくしなければならず、結果としてソース領域
１１及びドレイン領域１２の抵抗が非常に大きいという
欠点があった。
深さを小さくしなければならず、結果としてソース領域
１１及びドレイン領域１２の抵抗が非常に大きいという
欠点があった。
さらに、棺２項の対策においては空乏層３１゜３２０広
がりを押されるためのイオンの打込みはトランジスタの
スレッシュホールド値を罰化させてしまうためにイオン
打込み濃反の値を決めるのが非常にむずかしい。
がりを押されるためのイオンの打込みはトランジスタの
スレッシュホールド値を罰化させてしまうためにイオン
打込み濃反の値を決めるのが非常にむずかしい。
上記したように従来のセルファラインゲートのＭＯＳ）
ランジスダでは微細な幅のダート電極金持つ場合（（ハ
シヨードチャネル効果のためにスレッシュホールド値の
制御が困難であり、ひいてはＬＳＩの歩留りを悪くする
という欠点があった。
ランジスダでは微細な幅のダート電極金持つ場合（（ハ
シヨードチャネル効果のためにスレッシュホールド値の
制御が困難であり、ひいてはＬＳＩの歩留りを悪くする
という欠点があった。
この発明は上記の点ＶＣ鑑みてなされたもので、その目
的は微細な幅のダート電ｉｔ−持つＭＯＳトランジスタ
に生じるショートチャネル効果をなくして微細加工が容
易な半導体装置の製造方法を提供することにある。
的は微細な幅のダート電ｉｔ−持つＭＯＳトランジスタ
に生じるショートチャネル効果をなくして微細加工が容
易な半導体装置の製造方法を提供することにある。
本発明では、セルファラインゲートのＭＯＳトランジス
タのソース及びドレイン領域を形成する場合に２回に分
けてイオン注入を行なう。
タのソース及びドレイン領域を形成する場合に２回に分
けてイオン注入を行なう。
ダート電極をマスクとして１回目のイオン注入によりソ
ース及びドレイン領域を形成した後にダート電極をエツ
チングしてその幅を小さくする。そして、幅が小さくさ
れたｒ−）電ｔＩｉｆｆｉマスクとして２回目のイオン
注入を行なう。こ。
ース及びドレイン領域を形成した後にダート電極をエツ
チングしてその幅を小さくする。そして、幅が小さくさ
れたｒ−）電ｔＩｉｆｆｉマスクとして２回目のイオン
注入を行なう。こ。
２回目のイオン注入の深さは１回目のイオン注入の深さ
より浅くしている。
より浅くしている。
以下、図面を参照してこの発明の一実施例に係る半導体
装置の製造方法について説明する。
装置の製造方法について説明する。
第４図（５）において、４１は半導体基板であり。
この半導体基板４ノ上のソース領域、ドレイン領域、ダ
ート領域が形成される予定領域以外は予め厚い酸化膜４
２が形成されており、ソース領域、ドレイン領域が形成
される予定領域は薄い酸化膜４３が形成されている。ま
た、４４は上記薄い酸化膜４３上に形成されるｒ−）電
極となる多結晶シリコン層である。第４図（５）に示し
た断面形状を有する半導体装置の製造方法の一工程終了
後に上記多結晶シリコン層４４全マスクとしてソース、
ドレイン領域を形成するための１回目のイオン注入を行
なう。この場合において、イオン注入により注入される
イオンは上記厚い酸化膜４２及び上記多結晶シリコン層
４４に阻止されるため、その下部には入らないが、その
他の領域においては半導体基板４ノに打込まれる。この
−結果、第４図ＣＢ）に示すようにソース領域４５及び
ソース領域４６を形成する。
ート領域が形成される予定領域以外は予め厚い酸化膜４
２が形成されており、ソース領域、ドレイン領域が形成
される予定領域は薄い酸化膜４３が形成されている。ま
た、４４は上記薄い酸化膜４３上に形成されるｒ−）電
極となる多結晶シリコン層である。第４図（５）に示し
た断面形状を有する半導体装置の製造方法の一工程終了
後に上記多結晶シリコン層４４全マスクとしてソース、
ドレイン領域を形成するための１回目のイオン注入を行
なう。この場合において、イオン注入により注入される
イオンは上記厚い酸化膜４２及び上記多結晶シリコン層
４４に阻止されるため、その下部には入らないが、その
他の領域においては半導体基板４ノに打込まれる。この
−結果、第４図ＣＢ）に示すようにソース領域４５及び
ソース領域４６を形成する。
次に、第４図（Ｃ） ＶＣ示すように上記多結晶シリコ
ン層４４をエツチングしてダート電極の幅を小さくする
。次に％第４図（Ｄ）に示すように、幅が小さくされた
多結晶ンリコン層４４をマスクとして２回目のイオン注
入を行なう。ここで、この２回目のイオン注入の深さは
１回目のイオン注入の深さよりも浅くしておく。この結
果、第４図（均（（示すようにソース領域４５及びドレ
イン領域４６のチャネルに面する領域４５１゜４６１は
浅く形成されることＶＣなる。
ン層４４をエツチングしてダート電極の幅を小さくする
。次に％第４図（Ｄ）に示すように、幅が小さくされた
多結晶ンリコン層４４をマスクとして２回目のイオン注
入を行なう。ここで、この２回目のイオン注入の深さは
１回目のイオン注入の深さよりも浅くしておく。この結
果、第４図（均（（示すようにソース領域４５及びドレ
イン領域４６のチャネルに面する領域４５１゜４６１は
浅く形成されることＶＣなる。
次に、第５図に第４図（均を拡大した図を示しておく。
第５図に示すようｌｃ２回目のイオン注入による打込み
深さは１回目のイオン注入による打込み深さよりも浅く
形成されている。従って、２回目のイオン注入により形
成された領域４５ノ及び４６１の横方間の広がりは小さ
く、空乏層５１及び５２の伸びは小さい。このため。
深さは１回目のイオン注入による打込み深さよりも浅く
形成されている。従って、２回目のイオン注入により形
成された領域４５ノ及び４６１の横方間の広がりは小さ
く、空乏層５１及び５２の伸びは小さい。このため。
ショートチャネル効果は非常に小さく、無視できるよう
［することができる。
［することができる。
ナオ、上記実施例においては１回目のイオン注入により
ソース及びドレイン領域を形成したが、１回目のイオン
注入は熱拡散に代えても良い。さらに、ダート電極はア
ルミニクムでもよい。
ソース及びドレイン領域を形成したが、１回目のイオン
注入は熱拡散に代えても良い。さらに、ダート電極はア
ルミニクムでもよい。
上記実施例において１回目のイオン注入後の多結晶シリ
コン層４４のエツチングに際してはマスクは必要ではな
く、従来よりマスクの枚数がふえることはない。また、
空乏層の伸びは小さいため、空乏層を押えろためのイオ
ン注入の必要がないため、スレッシュホールド値の制御
は容易でめる。また、１回目のイオン注入は深く行なわ
れ、２回目のイオン注入は浅く打込まれるため、ソース
及びドレイン領域の抵抗カー高くなることはない。
コン層４４のエツチングに際してはマスクは必要ではな
く、従来よりマスクの枚数がふえることはない。また、
空乏層の伸びは小さいため、空乏層を押えろためのイオ
ン注入の必要がないため、スレッシュホールド値の制御
は容易でめる。また、１回目のイオン注入は深く行なわ
れ、２回目のイオン注入は浅く打込まれるため、ソース
及びドレイン領域の抵抗カー高くなることはない。
以上詳述したようｅここの発明によれば、ダート電極の
幅が非常に小さいＭＯＳ）ランゾスタでも空乏層の広が
りを押えるためのイオン注入は必要なく、従ってスレッ
シュホールド値の制御も容易で、ショートチャネル効果
のなｌ／）（または少ない）トランジスタ全製造するこ
とカーできる。この結果、非常に微細な９厘のダート電
極をもつ安定なトランジスタを製造できるので高集積化
ができ、ＬＳＩの製造ｌＣはＩＦ常に自効な製造方法で
ある。
幅が非常に小さいＭＯＳ）ランゾスタでも空乏層の広が
りを押えるためのイオン注入は必要なく、従ってスレッ
シュホールド値の制御も容易で、ショートチャネル効果
のなｌ／）（または少ない）トランジスタ全製造するこ
とカーできる。この結果、非常に微細な９厘のダート電
極をもつ安定なトランジスタを製造できるので高集積化
ができ、ＬＳＩの製造ｌＣはＩＦ常に自効な製造方法で
ある。
第１図はＭＯＳトランジスタＣ）・母ターンを示す平面
図１．第２図は従来のＭＯＳ ）ランノスタの製造方法
を示す図、第３図は従来のＭＯＳ）ランジスタを示す断
面図、腑４図ｒよこの発明の一実施例に係る半導体装置
の製造方り智を示す図、第５図はこの発明の一実施例に
係る傘鳴一体装置を示す図である。 ４１・・・半導体基板、４４・・・多結晶シリコン１−
１４５・・・ソース頭載、４６・・・ドレイン領域。
図１．第２図は従来のＭＯＳ ）ランノスタの製造方法
を示す図、第３図は従来のＭＯＳ）ランジスタを示す断
面図、腑４図ｒよこの発明の一実施例に係る半導体装置
の製造方り智を示す図、第５図はこの発明の一実施例に
係る傘鳴一体装置を示す図である。 ４１・・・半導体基板、４４・・・多結晶シリコン１−
１４５・・・ソース頭載、４６・・・ドレイン領域。
Claims (1)
- ダート電極全マスクにしてイオン注入あるいは熱拡散に
よりソース及びドレイン領域全形成する工程と、上記ダ
ート電極をエツチングして電極の幅を小さくする工程と
、電極の幅が小さくされたダート電極をマスクにしてイ
オン注入によりすでに形成されたソース及びドレイン領
域より浅くソース及びドレイン領域を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075015A JPS59201469A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075015A JPS59201469A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201469A true JPS59201469A (ja) | 1984-11-15 |
Family
ID=13563928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075015A Pending JPS59201469A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201469A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763285A (en) * | 1996-06-10 | 1998-06-09 | Winbond Electronics Corporation | Process for controlling gate/drain overlapped length in lightly-doped drain (LDD) structures |
-
1983
- 1983-04-28 JP JP58075015A patent/JPS59201469A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763285A (en) * | 1996-06-10 | 1998-06-09 | Winbond Electronics Corporation | Process for controlling gate/drain overlapped length in lightly-doped drain (LDD) structures |
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