JPS59201415A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59201415A JPS59201415A JP58075017A JP7501783A JPS59201415A JP S59201415 A JPS59201415 A JP S59201415A JP 58075017 A JP58075017 A JP 58075017A JP 7501783 A JP7501783 A JP 7501783A JP S59201415 A JPS59201415 A JP S59201415A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- mask
- source
- layer
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この先明はケ゛−ト電極をマスクにしてソース及びドレ
イン領域を形成するセルファジイン・ヶ・−ト・トラン
ジスタのような半導体装ｂ、の製造方法に関する。
イン領域を形成するセルファジイン・ヶ・−ト・トラン
ジスタのような半導体装ｂ、の製造方法に関する。
従来よりＭＯＳ （Ｍｅｔａｌ ０ｘｃｉｄｅ Ｓｅｍ
１ｃｏｎｄｕｃｔｏｒ）ＬＳＩ （Ｌａｒｇｅ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）、例
えは多結晶シリコンゲートのＭＯＳ トランジスタ（−
おいてはゲート′市極として使用される多結晶シリコン
をマスクにしてソース及びドレイン領域全月列戊してい
る。第１図及び第２図全参照していわゆるセルアライン
・デート・トランジスタの−ｆｌｊとして多結晶シリコ
ンゲートのＭＯＳ トランジスタの製造方法全説明する
。第１図はＭＯＳ ＬＳＩ ＋−おける１つのＭＯＳ
）ランジスタのパターン金示す平面図、第２図（ＡＪ〜
（Ｃ１はそれぞれ第１因に示したパターンのＡ、 −Ａ
’線に沿った断面図を示している。第１図（二おいて、
１１はソース頭載、１２はドレイン領域、１３はダート
領域である。まず、第２図（Ａｌ−二おいて、２１は半
導体基板であり、この半導体基板２１上のソーヌ鮨域１
ノ、ドレイン領域１２．ダート領域１３以外の領域は予
め厚いば化膜２２が形成されており、ソース領域１１．
ドレイン領ｇ１ｚ。
１ｃｏｎｄｕｃｔｏｒ）ＬＳＩ （Ｌａｒｇｅ ５ｃａ
ｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）、例
えは多結晶シリコンゲートのＭＯＳ トランジスタ（−
おいてはゲート′市極として使用される多結晶シリコン
をマスクにしてソース及びドレイン領域全月列戊してい
る。第１図及び第２図全参照していわゆるセルアライン
・デート・トランジスタの−ｆｌｊとして多結晶シリコ
ンゲートのＭＯＳ トランジスタの製造方法全説明する
。第１図はＭＯＳ ＬＳＩ ＋−おける１つのＭＯＳ
）ランジスタのパターン金示す平面図、第２図（ＡＪ〜
（Ｃ１はそれぞれ第１因に示したパターンのＡ、 −Ａ
’線に沿った断面図を示している。第１図（二おいて、
１１はソース頭載、１２はドレイン領域、１３はダート
領域である。まず、第２図（Ａｌ−二おいて、２１は半
導体基板であり、この半導体基板２１上のソーヌ鮨域１
ノ、ドレイン領域１２．ダート領域１３以外の領域は予
め厚いば化膜２２が形成されており、ソース領域１１．
ドレイン領ｇ１ｚ。
ケ゛−ト頭域１３は薄い酸化＋１ｊλ２３か形成される
また。２４は上記薄い酸化膜２３上（−形成されるダー
ト電極となる多結晶シリコン層である。
また。２４は上記薄い酸化膜２３上（−形成されるダー
ト電極となる多結晶シリコン層である。
次（″−１第１図２Ｂ）に示すようζ二上記多結晶シリ
コン層２４をマスク（−シてイオン注入を行なう。
コン層２４をマスク（−シてイオン注入を行なう。
この場合において、イオン注入（二より注入されるイオ
イは上記厚い酸化膜２２及び上記多結晶シリコン層２４
に阻止されるため、その下部には入らないから、その他
の領域においては半葬体基板２１に打込まれる。このよ
う（−シて、第２図（ＣＪに示Ｊ−ようにソース領域１
１及びドレイン領域が形１戊される。
イは上記厚い酸化膜２２及び上記多結晶シリコン層２４
に阻止されるため、その下部には入らないから、その他
の領域においては半葬体基板２１に打込まれる。このよ
う（−シて、第２図（ＣＪに示Ｊ−ようにソース領域１
１及びドレイン領域が形１戊される。
上記したように子結晶シリコンｉ＋盲２４のゲート′磁
極をマスクとして、ソース領域１１及びドレイン１２を
形成するようにした製造方法においては、集積回路の微
細加工が進んで、上記多結晶シリコン層２４の幅が非常
（−小さくなるとトランジスタにショートチャネル効果
か生じる。
極をマスクとして、ソース領域１１及びドレイン１２を
形成するようにした製造方法においては、集積回路の微
細加工が進んで、上記多結晶シリコン層２４の幅が非常
（−小さくなるとトランジスタにショートチャネル効果
か生じる。
このようなショートチャネル効果はトランジスタのスレ
ッシュホールド値を引き下げる効果があるため１例えは
エンハンスメント型トランジスタの製造においてはその
スレッシュホールド値の制御が非常に困難になるという
欠点があった。従って、ショートチャネル効果′ｆｒ、
防止する何らかの手段がないと、たとえ、集積回路の微
細加工技術が進んでもグーｌｌとなる多結晶シリコン層
２４の幅は小さくできないため、その分だけテツゾサイ
ズが大きくなるという不具合かあった。
ッシュホールド値を引き下げる効果があるため１例えは
エンハンスメント型トランジスタの製造においてはその
スレッシュホールド値の制御が非常に困難になるという
欠点があった。従って、ショートチャネル効果′ｆｒ、
防止する何らかの手段がないと、たとえ、集積回路の微
細加工技術が進んでもグーｌｌとなる多結晶シリコン層
２４の幅は小さくできないため、その分だけテツゾサイ
ズが大きくなるという不具合かあった。
上記したショートチャネル効果が生じる原因としては次
の２つのことが上り１られる。
の２つのことが上り１られる。
（１） 第３図（−示すよう（−ソース領域１１及び
ドレイン領域１２の拡散の横方向の広がりａによって、
チャネルの長さが小さくなる。
ドレイン領域１２の拡散の横方向の広がりａによって、
チャネルの長さが小さくなる。
（２） 第３図１−示すよう１ニソース領域１１及び
ドレイン領域１２から空乏層３１，３２が伸びて実効の
チャネル長が小さくなる。
ドレイン領域１２から空乏層３１，３２が伸びて実効の
チャネル長が小さくなる。
上記したショートチャネル効果の発住金防止する対策方
法として。
法として。
（１１ソース領域１１及びドレイン領域１２となる拡散
層の深さを小さくしてソース領域１）及びドレイン領域
Ｊ２の横方向の広がりを押える方法。
層の深さを小さくしてソース領域１）及びドレイン領域
Ｊ２の横方向の広がりを押える方法。
（２） 半導体基板内に卑尋体裁檄と置棚性のイオン
を士Ｊ込み、空乏ｉ凶、９１ 、３２の広かりを小さく
するという方法。
を士Ｊ込み、空乏ｉ凶、９１ 、３２の広かりを小さく
するという方法。
がりった。
しかし、上りじした第１項の対策方７−）：Ｉユおいて
は拡散のυ；さを小さくしなげればならず、結果として
ソース領域１１及びドレイン碩１ムに１２の抵抗か非常
に大きいという欠点があった。
は拡散のυ；さを小さくしなげればならず、結果として
ソース領域１１及びドレイン碩１ムに１２の抵抗か非常
に大きいという欠点があった。
さら（−１第２ ｉＪＡの対策（二おいてば空乏Ｊｒ！
Ｉ：ｘｒ３２の広がりを押えるためのイオンの拐込みは
トランジスタのスレッシュホールド１ｔｉｌ 全変化さ
せてしまうため（−イオン打込み裁置のｊｌｌ、ｋ ｋ
決めるのが非常（二むずかしい。
Ｉ：ｘｒ３２の広がりを押えるためのイオンの拐込みは
トランジスタのスレッシュホールド１ｔｉｌ 全変化さ
せてしまうため（−イオン打込み裁置のｊｌｌ、ｋ ｋ
決めるのが非常（二むずかしい。
上記したようＣ二従来のセルファラインダートのＭＯＳ
）ランノスタでは値仲１な蛎のダート電極を持つ場合
にはショートチャネル効果のためにスレッシュホールド
値の制御が困難であり、ひいてはＬＳＩの歩留り金悪く
するという欠点があった。
）ランノスタでは値仲１な蛎のダート電極を持つ場合
にはショートチャネル効果のためにスレッシュホールド
値の制御が困難であり、ひいてはＬＳＩの歩留り金悪く
するという欠点があった。
この発明は上記の点（−鑑みてなされたもので。
その目的は微細な幅のダート電極を持つＭＯＳ ）ラン
ジスタに生じるショートチャネル効果をなくして微細加
工が容昌な半導体装置の製造方法を提供することにある
。
ジスタに生じるショートチャネル効果をなくして微細加
工が容昌な半導体装置の製造方法を提供することにある
。
本発明では、セルファラインゲートのＭＯＳ ）ランジ
スタのソース及びドレイン領域に形成する場合に、２回
に分けてイオン注入を行なう。
スタのソース及びドレイン領域に形成する場合に、２回
に分けてイオン注入を行なう。
ます、ゲート電極用のパターンをもつレジストをマスク
にしてレノスト下層（−形成されるダート電極部材全エ
ツチングし、そのレジスト全マスク（−して１回目のイ
オン注入（′−よりソース及びドレイン領域全形成する
。次に、レノスミ除去して除去されたシソスト下１ｍに
形成されるレジストの幅よりも小さい幅をもつダート電
極をマスク）−シて２回目のイオン注入によりすでに形
成されたソース及びドレイン領域より浅くソース及びド
レイン領域を形成している。
にしてレノスト下層（−形成されるダート電極部材全エ
ツチングし、そのレジスト全マスク（−して１回目のイ
オン注入（′−よりソース及びドレイン領域全形成する
。次に、レノスミ除去して除去されたシソスト下１ｍに
形成されるレジストの幅よりも小さい幅をもつダート電
極をマスク）−シて２回目のイオン注入によりすでに形
成されたソース及びドレイン領域より浅くソース及びド
レイン領域を形成している。
以下１図角ｉｋ参照してこの発明の一実施例に係る半導
体装置の製造方法についてひ。明する。
体装置の製造方法についてひ。明する。
第４区内において、４１は半導体基板であり。
この半導体基板４１のソース領域、ドレイン領域−グー
ト領域が形成される予定領域以外は予め酸化膜４２が形
成されており、ソース領域。
ト領域が形成される予定領域以外は予め酸化膜４２が形
成されており、ソース領域。
ドレイン領域、ダート領域か形成される予定領域は薄い
酸化膜４３が形成されている。また。
酸化膜４３が形成されている。また。
４４は上記薄い酸化膜４３上ζ″、形成されるダート電
極となる多結晶シリコン層、４５は上記多結晶シリコン
ｊ曽４４をエツチングする場合（−マスクとなるレジス
トである。ここで、上記多結晶シリコン層４４をエツチ
ングした後は、上記多結晶シリコン層４４の幅はレノス
ト４５の幅よりも小さくなる。そして、このレジスト４
５全マスク（ユして、ソース、ドレイン領域全形成する
だめの１回目のイオン注入を行なう。この場合において
、イオン注入（二より注入されるイオンは上記厚い酸化
膜４２及び上記レジスト４５に阻止されるため、その下
部（二は入らないが、その他の領域においては半導体基
板４ノ（−打込まれる。次に、上記レジスト４５を除去
した後の様子金弟４図（Ｂ）（ユ示しておく。第４図Ｃ
Ｂ＋に示すよう（二、上記イオン注入１ユよりソース領
＠４６及びドレイン領域４７が形成される。次に、第４
図（ＣＩに示すようＣ二１回目のイオン注入時にマスク
（二用いられたレジスト４５よりも幅の小さい多結晶シ
リコン層４４をマスク（二して２回目のイオン注入を行
なう。ここで、２回目のイオン注入の深さは１回目のイ
オン注入の深さよりも浅くしておく。この結果、第４図
（Ｄ）（ユ示すようにソース領域４６及びドレイン領域
４７のチャンネルに面する領域４６１．４７１は浅く形
成されることになる。
極となる多結晶シリコン層、４５は上記多結晶シリコン
ｊ曽４４をエツチングする場合（−マスクとなるレジス
トである。ここで、上記多結晶シリコン層４４をエツチ
ングした後は、上記多結晶シリコン層４４の幅はレノス
ト４５の幅よりも小さくなる。そして、このレジスト４
５全マスク（ユして、ソース、ドレイン領域全形成する
だめの１回目のイオン注入を行なう。この場合において
、イオン注入（二より注入されるイオンは上記厚い酸化
膜４２及び上記レジスト４５に阻止されるため、その下
部（二は入らないが、その他の領域においては半導体基
板４ノ（−打込まれる。次に、上記レジスト４５を除去
した後の様子金弟４図（Ｂ）（ユ示しておく。第４図Ｃ
Ｂ＋に示すよう（二、上記イオン注入１ユよりソース領
＠４６及びドレイン領域４７が形成される。次に、第４
図（ＣＩに示すようＣ二１回目のイオン注入時にマスク
（二用いられたレジスト４５よりも幅の小さい多結晶シ
リコン層４４をマスク（二して２回目のイオン注入を行
なう。ここで、２回目のイオン注入の深さは１回目のイ
オン注入の深さよりも浅くしておく。この結果、第４図
（Ｄ）（ユ示すようにソース領域４６及びドレイン領域
４７のチャンネルに面する領域４６１．４７１は浅く形
成されることになる。
次に、第５図に第４図（Ｄ）の拡大した図を示しておく
。第５図に示すように、２回目のイオン注入による打込
み深さは１回目のイオン注入（ユよる打込み深さよりも
浅く形成されている。従って、２回目のイオン注入（二
より形成された領域４６１及び４７１の横方向の広かり
は小さく。
。第５図に示すように、２回目のイオン注入による打込
み深さは１回目のイオン注入（ユよる打込み深さよりも
浅く形成されている。従って、２回目のイオン注入（二
より形成された領域４６１及び４７１の横方向の広かり
は小さく。
空乏層６〕及び６２の伸びは小さい。このため。
ショートチャネル効果は非常（二小さく、無伐できるよ
う（−することができる。
う（−することができる。
なお、ダート電極はアルミニクムでも良いことは勿論で
ある。
ある。
上記実施例（二おいては２回目のイオン注入の臨ｈ（−
マスクとして用いる多結晶シリコン層４４全ハターンニ
ングするマスクは必要ないため。
マスクとして用いる多結晶シリコン層４４全ハターンニ
ングするマスクは必要ないため。
従来よりマスクの枚数がふえることはない。また、空乏
層の伸びは小さいため、スレッシュホールド値の制御は
容易（二行なうことができる。
層の伸びは小さいため、スレッシュホールド値の制御は
容易（二行なうことができる。
また、１回目のイオン注入は深く行なわれ、２回目のイ
オン圧入は浅く打込まれるため、ソース及びドレイン領
域の抵抗が商くなることはない。
オン圧入は浅く打込まれるため、ソース及びドレイン領
域の抵抗が商くなることはない。
す、上詳述したようζ−この発明（−よれは、ゲート屯
極の輻が非常に小さいＭＯＳ トランゾスタでも空乏層
の広がりを押えるためのイオン注入は必要なく、従って
スレッシュホールド値の制御も容易で、ショートチャネ
ル効果のない（または少ない）トランジスタを製造する
ことかできる。この結果、非常（二数ａな怖のダートｔ
もつ安定なトランジスタ全製造できるので、高集積化が
でき−ＬＳＩの製造（二は非常（二有効な製造方法でジ
る。
極の輻が非常に小さいＭＯＳ トランゾスタでも空乏層
の広がりを押えるためのイオン注入は必要なく、従って
スレッシュホールド値の制御も容易で、ショートチャネ
ル効果のない（または少ない）トランジスタを製造する
ことかできる。この結果、非常（二数ａな怖のダートｔ
もつ安定なトランジスタ全製造できるので、高集積化が
でき−ＬＳＩの製造（二は非常（二有効な製造方法でジ
る。
第１図はＡ４０Ｓ ）ランジスタのパターンを示す平面
図、第２図は従来のＭｏｓ ）ランノスタの製造方法を
示す図、第３図は従来のＭＯＳトランジスタを示す断面
肉、第４因はこの発明の一実施例（−係る半導体装｛甑
の製造力法會示す因、第５図はこの発明の一実施例し係
る半導体装置を示す肉である。 ４）・・・半導体基板、４４・・・斧結晶シリコン層。 ４５・・・レジスト、４６・・・ソース領域、 ４７−
・・ドレイン領域。
図、第２図は従来のＭｏｓ ）ランノスタの製造方法を
示す図、第３図は従来のＭＯＳトランジスタを示す断面
肉、第４因はこの発明の一実施例（−係る半導体装｛甑
の製造力法會示す因、第５図はこの発明の一実施例し係
る半導体装置を示す肉である。 ４）・・・半導体基板、４４・・・斧結晶シリコン層。 ４５・・・レジスト、４６・・・ソース領域、 ４７−
・・ドレイン領域。
Claims (1)
- ダート寛ｌ；極月］のパターンをもつレノスト全マスク
にしてレジスト下庖（−形成されるケ８−ト市極部な全
エツチングする工程と、上記レノスト全マスク（二して
イオン注入によりソース及びドレイン領域全形成する工
程と、上記レジストを除去する１朽、と、除去されたレ
ジスト下１ｉΩしり１多成されるレジストの幅よりも小
さい幅をもつダート電極をマスクにしてイオンｌ、Ｌ人
によりすでに形成されたソース及びドレイン領域より浅
くソース及びドレイン領域もＪｌｚ Ｉ戎する工程とを
具備したことを特徴とする半導体装置の製造方＆。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075017A JPS59201415A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075017A JPS59201415A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201415A true JPS59201415A (ja) | 1984-11-15 |
Family
ID=13563985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075017A Pending JPS59201415A (ja) | 1983-04-28 | 1983-04-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201415A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227321A (en) * | 1990-07-05 | 1993-07-13 | Micron Technology, Inc. | Method for forming MOS transistors |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
-
1983
- 1983-04-28 JP JP58075017A patent/JPS59201415A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227321A (en) * | 1990-07-05 | 1993-07-13 | Micron Technology, Inc. | Method for forming MOS transistors |
| JP2001085702A (ja) * | 1999-08-30 | 2001-03-30 | Samsung Electronics Co Ltd | トップゲート形ポリシリコン薄膜トランジスター製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5933880A (ja) | 半導体装置の製造方法 | |
| JPH023269A (ja) | 集積回路の製造方法 | |
| JPH11289090A (ja) | 半導体素子の絶縁膜形成方法 | |
| JPS59201415A (ja) | 半導体装置の製造方法 | |
| JPH05259467A (ja) | 特に電気的消去書込み可能な読み出し専用メモリセルにおいて薄い酸化物部分を形成する方法 | |
| JPH0346275A (ja) | 半導体装置の製造方法 | |
| JPS63205944A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH01122163A (ja) | イオン注入方法 | |
| JPS6032361A (ja) | 半導体装置用電極配線の製造方法 | |
| JPS59201469A (ja) | 半導体装置の製造方法 | |
| JPH08139103A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0434822B2 (ja) | ||
| JPH024133B2 (ja) | ||
| JPH05343670A (ja) | オフセット構造のｍｏｓトランジスタおよびその製造方法 | |
| JPS6258544B2 (ja) | ||
| JPS6072274A (ja) | 半導体装置の製造方法 | |
| JPS58122769A (ja) | 半導体装置の製造方法 | |
| JPS6055658A (ja) | 半導体装置の製造方法 | |
| JPS63226922A (ja) | 半導体装置の製造方法 | |
| JPS5863170A (ja) | 半導体装置の製造方法 | |
| JPS59113645A (ja) | 配線パタ−ンの形成方法 | |
| JPH02201922A (ja) | 半導体装置の製造方法 | |
| JPS6381866A (ja) | 半導体装置の製造方法 | |
| JPS628567A (ja) | 縦形半導体装置の製造方法 | |
| JPH04318967A (ja) | 半導体記憶装置及びその製造方法 |