JPS59207640A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59207640A JPS59207640A JP58080880A JP8088083A JPS59207640A JP S59207640 A JPS59207640 A JP S59207640A JP 58080880 A JP58080880 A JP 58080880A JP 8088083 A JP8088083 A JP 8088083A JP S59207640 A JPS59207640 A JP S59207640A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- high concentration
- well
- substrate
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はウェル構造をもつ半導体素子に係り、固体撮像
素子に利用するとスメア等の疑似信号を効果的に抑圧す
ることができ、父、メモリ素子に利用するとα線による
誤動作を効果的に抑圧できるものである。
素子に利用するとスメア等の疑似信号を効果的に抑圧す
ることができ、父、メモリ素子に利用するとα線による
誤動作を効果的に抑圧できるものである。
従来の固体撮像素子においては、Ｎ形Ｓｉ基板上に形成
したＰ形つェルノー内にホトダイオードアレーや定食回
路等を形成している。そのためウェル層の不純物濃度は
１ｏ１１１〜１０１６ｃｍ−”に制限され、ウェル層抵
抗が高い。その結果、動作時の受光部内のウェル層電位
変動は時定数が大きいために安定せず、疑似信号が発生
し、問題となっていた。
したＰ形つェルノー内にホトダイオードアレーや定食回
路等を形成している。そのためウェル層の不純物濃度は
１ｏ１１１〜１０１６ｃｍ−”に制限され、ウェル層抵
抗が高い。その結果、動作時の受光部内のウェル層電位
変動は時定数が大きいために安定せず、疑似信号が発生
し、問題となっていた。
このような問題の対策としては、従来第１図に示すよう
な素子が知られている←特開昭５３−１３８６８０号公
報参照）。
な素子が知られている←特開昭５３−１３８６８０号公
報参照）。
第１図は固体撮像素子の受光部断面を示すもので、１１
はＮ形（不純物濃度１０１４〜１０１６ｃｒｎ″″５）
Ｂｉ基板であシ、１２はＰ形つェル層（１０Ｉｓ〜１０
”ｃｒｎ’″”）、１３は高濃度Ｐ形層（Ｐ”層、１０
１６〜１０ ” ｃｍ−” ）である。１４．１５はＰ
形つェル層の電極取り出し用高濃度Ｐ形層である。
はＮ形（不純物濃度１０１４〜１０１６ｃｒｎ″″５）
Ｂｉ基板であシ、１２はＰ形つェル層（１０Ｉｓ〜１０
”ｃｒｎ’″”）、１３は高濃度Ｐ形層（Ｐ”層、１０
１６〜１０ ” ｃｍ−” ）である。１４．１５はＰ
形つェル層の電極取り出し用高濃度Ｐ形層である。
１６の領域はホトダイオード１７、垂直スイッチＭＯ８
のゲート１８および垂直スイッチＭＯ８のドレイン１９
よシなる画素を２次元状に配置した受光部の領域である
。２０−２１間のＰ形Ｂｉ不純物濃度分布は第２図のご
とくなっている。Ｐ＋層１３はＰ形つェル層の抵抗を約
２桁も小さくし、ウェル層の電位の安定化を可能にして
いる。しかしながら、この構造では、ホトダイオード１
７の下部にあるウェル内で光により発生した電荷の一部
は横方向に拡散し高濃度層１３のためにＳｉ基板１１に
は流れず効率良くドレイン１９に流入する。その結果ス
メア等の類似信号等が発生する問題が発生する。
のゲート１８および垂直スイッチＭＯ８のドレイン１９
よシなる画素を２次元状に配置した受光部の領域である
。２０−２１間のＰ形Ｂｉ不純物濃度分布は第２図のご
とくなっている。Ｐ＋層１３はＰ形つェル層の抵抗を約
２桁も小さくし、ウェル層の電位の安定化を可能にして
いる。しかしながら、この構造では、ホトダイオード１
７の下部にあるウェル内で光により発生した電荷の一部
は横方向に拡散し高濃度層１３のためにＳｉ基板１１に
は流れず効率良くドレイン１９に流入する。その結果ス
メア等の類似信号等が発生する問題が発生する。
一方、ＣＭＯ８講造をもつメモリ素子に第１図のごとき
素子の高濃度層を適用すると、ウェル層の局部的な電位
変動を小さくでき、素子の誤動作を防止できる。しかし
ながら、ウェル内でα線等により発生した電荷は高濃度
層のために基板側へ流出できず、蓄積部や読出し線（ビ
ット線）に効率良く流入し誤動作を引きおこすという問
題があった。
素子の高濃度層を適用すると、ウェル層の局部的な電位
変動を小さくでき、素子の誤動作を防止できる。しかし
ながら、ウェル内でα線等により発生した電荷は高濃度
層のために基板側へ流出できず、蓄積部や読出し線（ビ
ット線）に効率良く流入し誤動作を引きおこすという問
題があった。
本発明の目的はウェルノー下に部分的な高濃度不純物Ｍ
を形成することにより、ウェル層の電位変動を小さくシ
、安定して動作させるとともに、疑但信号の発生や誤動
作を抑圧した半導体装置を提供することにある。ここで
、ウェル層下の部分的な高濃度不純物層の形状は、メツ
シュ状、ドツト状やバー状等をとっている。
を形成することにより、ウェル層の電位変動を小さくシ
、安定して動作させるとともに、疑但信号の発生や誤動
作を抑圧した半導体装置を提供することにある。ここで
、ウェル層下の部分的な高濃度不純物層の形状は、メツ
シュ状、ドツト状やバー状等をとっている。
２次元固体撮像素子やメモリ素子はＮ形Ｓｉ基板上のＰ
形つェル層内にホトダイオードアレーを形成しているが
、とのＰウェル層の電極は高集積化、高感度化時の障害
となるためアレー内部ではとり出せず、アレー周辺で取
り出している。そのため、アレー内部のウェル電位はウ
ェル層抵抗とウェル・基板間容量との時定数で外部ウェ
ル電極電位に固定される。現在、この時定数が信号の読
み出し時間に対して無視できず、駆動用の諸パルスによ
りにせ信号や誤動作が発生している。本発明の特徴はに
せ信号等の発生原因である、この時定数を小さくするた
めに、ウェル層下に低抵抗の高濃度不純物層をメツシュ
状、ドツト状またはバー状等、いわゆるベタではなく、
ところどころ欠落した部分的な層に形成し、スメア信号
を抑圧し、あるいは誤動作を防止できるようにした点に
ある。
形つェル層内にホトダイオードアレーを形成しているが
、とのＰウェル層の電極は高集積化、高感度化時の障害
となるためアレー内部ではとり出せず、アレー周辺で取
り出している。そのため、アレー内部のウェル電位はウ
ェル層抵抗とウェル・基板間容量との時定数で外部ウェ
ル電極電位に固定される。現在、この時定数が信号の読
み出し時間に対して無視できず、駆動用の諸パルスによ
りにせ信号や誤動作が発生している。本発明の特徴はに
せ信号等の発生原因である、この時定数を小さくするた
めに、ウェル層下に低抵抗の高濃度不純物層をメツシュ
状、ドツト状またはバー状等、いわゆるベタではなく、
ところどころ欠落した部分的な層に形成し、スメア信号
を抑圧し、あるいは誤動作を防止できるようにした点に
ある。
以下、本発明の実施例を図面を用いて説明する。
第３図はフォトダイオード１７の下部領域以外に高濃度
Ｐ＋層３３を設けることにより、メツシュ状にＰ＋層を
形成する構造とした実施例であり、各図で同一の符号は
同じものを示す。この素子では高濃度２０層により第１
図の従来のものと同様にウェル抵抗を小さくできる。さ
らに本発明のととくホトダイオード下部の少なくとも一
部の領域にはＰ＋層を形成しない構造とする事によシ、
以下の大きな効果が発揮できる。第１図のような従来ホ
トダイオード下部のウェル部で発生した電荷の大部分は
上部のダイオード１７に拡散し、信号電荷として蓄積さ
れる。又、この電荷の一部は横方向や下方向に拡散し、
ドレイン１９に流入し、にせ信号（スメア）となる。と
くに従来例（第１図）では、下方に拡散する電荷は高濃
度層によシはね返され、横方向に拡散し、ドレインに流
入するため、スメアが問題であった。本発明によれば、
この下方に拡散する電荷は高濃度層のない領域から基板
側１１に拡散するため、外部に排除でき、スメアを低減
できる。
Ｐ＋層３３を設けることにより、メツシュ状にＰ＋層を
形成する構造とした実施例であり、各図で同一の符号は
同じものを示す。この素子では高濃度２０層により第１
図の従来のものと同様にウェル抵抗を小さくできる。さ
らに本発明のととくホトダイオード下部の少なくとも一
部の領域にはＰ＋層を形成しない構造とする事によシ、
以下の大きな効果が発揮できる。第１図のような従来ホ
トダイオード下部のウェル部で発生した電荷の大部分は
上部のダイオード１７に拡散し、信号電荷として蓄積さ
れる。又、この電荷の一部は横方向や下方向に拡散し、
ドレイン１９に流入し、にせ信号（スメア）となる。と
くに従来例（第１図）では、下方に拡散する電荷は高濃
度層によシはね返され、横方向に拡散し、ドレインに流
入するため、スメアが問題であった。本発明によれば、
この下方に拡散する電荷は高濃度層のない領域から基板
側１１に拡散するため、外部に排除でき、スメアを低減
できる。
第４図は本発明の他の実施例であり、第３図の高濃度層
のない領域をさらに広げ、ドレイン１９下部にのみ高濃
度２９層１３３をメツシュ状に形成する事により、スメ
アとなる拡散電荷をさらに基板側に排除できるものであ
る。
のない領域をさらに広げ、ドレイン１９下部にのみ高濃
度２９層１３３をメツシュ状に形成する事により、スメ
アとなる拡散電荷をさらに基板側に排除できるものであ
る。
第５図はＮ形Ｓｉ基板５の表面に形成したＰ形Ｓｉ層１
２（例えば、エピタキシャル成長法によシ形成したＰ形
Ｂｉ層）内に高濃度層を形成した本発明の他の実施例で
あり、効果は同様に得られる。
２（例えば、エピタキシャル成長法によシ形成したＰ形
Ｂｉ層）内に高濃度層を形成した本発明の他の実施例で
あり、効果は同様に得られる。
第６図は本発明の他の実施例でＮ形Ｓｉ基板１１の表面
に形成したＰ形Ｓｉ層１２内で且つ、ドレイン１９の下
部に高濃度Ｐ＋層１４３をメツシュ状に形成したもので
ある。第４図で説明した理由により、同様にスメア抑圧
の効果を大きくすることができる。
に形成したＰ形Ｓｉ層１２内で且つ、ドレイン１９の下
部に高濃度Ｐ＋層１４３をメツシュ状に形成したもので
ある。第４図で説明した理由により、同様にスメア抑圧
の効果を大きくすることができる。
第７図は低濃度Ｐ形（π形）Ｓｉ基板上に本発明を実施
した他の実施例であシ、７２〜７９は夫夫第３図の１２
〜１９と同じものである。π形Ｓｉ基板を用いるとＮ形
Ｓｉを用いた時よシもつエル抵抗を約１桁小さくできる
が、素子の高速化、高集積化に伴ない、将来これでも不
十分となってくる。しかし、高＠度層７３を形成する事
により、この問題を解決できる。さらに、π形Ｓｉ基板
７１とπ形Ｓｉ基板よりも濃度の高い高濃度Ｐ＋層７３
とで発生する電位障壁を利用してπ形Ｓｉ層で発生した
電荷のドレインへの流入を防ぐ事ができ、にせ信号（ス
メア）を抑圧できる。
した他の実施例であシ、７２〜７９は夫夫第３図の１２
〜１９と同じものである。π形Ｓｉ基板を用いるとＮ形
Ｓｉを用いた時よシもつエル抵抗を約１桁小さくできる
が、素子の高速化、高集積化に伴ない、将来これでも不
十分となってくる。しかし、高＠度層７３を形成する事
により、この問題を解決できる。さらに、π形Ｓｉ基板
７１とπ形Ｓｉ基板よりも濃度の高い高濃度Ｐ＋層７３
とで発生する電位障壁を利用してπ形Ｓｉ層で発生した
電荷のドレインへの流入を防ぐ事ができ、にせ信号（ス
メア）を抑圧できる。
第８図はπ形Ｓｉ基板上７１の全面に形成したＰ形３ｉ
層８２内に本発明を適用した他の実施例であり、第７図
の実施例と同じ効果が得られる。
層８２内に本発明を適用した他の実施例であり、第７図
の実施例と同じ効果が得られる。
更に、本発明の他の実施？ｌｌを示す第９図および第１
０図は夫々第７図および第８図に対応して、ドレイン下
部に高濃度Ｐ＋層１５３，１６３全形成したものである
。
０図は夫々第７図および第８図に対応して、ドレイン下
部に高濃度Ｐ＋層１５３，１６３全形成したものである
。
次にメモリ素子に本発明を適用した実施例を示す。第１
１図は第１図に示すごとき高濃度層をダイナミックメモ
リ素子のメモリ部に適用した従来例の断面構造を示す。
１図は第１図に示すごとき高濃度層をダイナミックメモ
リ素子のメモリ部に適用した従来例の断面構造を示す。
１１１はＮ形Ｓｉ基板、１１２は低抵抗の高不純物濃度
Ｐ＋層である。
Ｐ＋層である。
１１３はＰ形つェルＪＩｍ、１１４は酸化膜、１１５は
多結晶ｆ３ｉからなる蓄積ゲート電極、１１６１１″ｌ
：転送ゲート電極、１１７は拡散層Ｎ“層、１１８はＡ
ｔ電極である。高濃度層１１２により、ウェル抵抗を下
げる事によりウェル層の電位を安定させ、素子の誤動作
を しかしながら、α線等により発生したウェル層内の電流
は高濃度層のために基板側には流れず、蓄積部やデータ
線１１８に流入し、素子の誤動作を引き起こし、問題と
なっている。
多結晶ｆ３ｉからなる蓄積ゲート電極、１１６１１″ｌ
：転送ゲート電極、１１７は拡散層Ｎ“層、１１８はＡ
ｔ電極である。高濃度層１１２により、ウェル抵抗を下
げる事によりウェル層の電位を安定させ、素子の誤動作
を しかしながら、α線等により発生したウェル層内の電流
は高濃度層のために基板側には流れず、蓄積部やデータ
線１１８に流入し、素子の誤動作を引き起こし、問題と
なっている。
第１２図はメモリ素子に適用した本発明の他の実施例で
、第１１図に対応して見ると、蓄積ゲート電極１１５下
部および拡散層１１７には高濃度層を形成せず、他のウ
ェル層下部１２２に高濃度層を形成したものである。こ
の部分的に形成した高濃度層１２２のために、転送ゲー
ト１１６の下部以外の領域で発生した電荷を基板１１１
１ｉｌ１１に排除できるため、α線による誤動作を抑圧
できる。
、第１１図に対応して見ると、蓄積ゲート電極１１５下
部および拡散層１１７には高濃度層を形成せず、他のウ
ェル層下部１２２に高濃度層を形成したものである。こ
の部分的に形成した高濃度層１２２のために、転送ゲー
ト１１６の下部以外の領域で発生した電荷を基板１１１
１ｉｌ１１に排除できるため、α線による誤動作を抑圧
できる。
第１３図は拡散層１１７の下部および転送ゲート１１６
の下部のみに高濃度Ｐ＋層１７２を形成した不発明の他
の実施例であり、データ線下部でもつ。
の下部のみに高濃度Ｐ＋層１７２を形成した不発明の他
の実施例であり、データ線下部でもつ。
第１４図および第１５図は本発明の他の実施例であり、
低濃度Ｐ形（π形）Ｓｉ基板１４１又は１５１に本発明
を適用したものである。第１２図および第１３図の場合
に比較して効果は少ないが、π形Ｓｉ基板によりウェル
抵抗をさらに低くでき、素子の安定な動作が可能である
。さらにπ形Ｓｉ基板と高濃度Ｐ＋層で生ずる電位障壁
によりαによる電荷の拡散をも抑圧できるとともに、ウ
ェル層抵抗は更に小さくできるため、素子の誤動作を防
ぐ事ができるという効果をもつ。
低濃度Ｐ形（π形）Ｓｉ基板１４１又は１５１に本発明
を適用したものである。第１２図および第１３図の場合
に比較して効果は少ないが、π形Ｓｉ基板によりウェル
抵抗をさらに低くでき、素子の安定な動作が可能である
。さらにπ形Ｓｉ基板と高濃度Ｐ＋層で生ずる電位障壁
によりαによる電荷の拡散をも抑圧できるとともに、ウ
ェル層抵抗は更に小さくできるため、素子の誤動作を防
ぐ事ができるという効果をもつ。
更に、第１６図は第１３図又は第１５図において高濃度
２１層１７２を更にせましく、拡散層１１７の下部にの
み高濃度Ｐ＋層２７２全形成した本発明の他の実施例を
示す。
２１層１７２を更にせましく、拡散層１１７の下部にの
み高濃度Ｐ＋層２７２全形成した本発明の他の実施例を
示す。
本発明は、ウェル層下部に部分的に不純物濃度（９）
を高くするよう構成したので、疑似信号の抑圧が可能と
なり、撮像素子においてはスメアによるにせ信号が抑圧
でき、またメモリ素子においては誤動作を抑圧できると
いう効果をもつ。
なり、撮像素子においてはスメアによるにせ信号が抑圧
でき、またメモリ素子においては誤動作を抑圧できると
いう効果をもつ。
第１図、第２図および第１１図は本発明の従来例に関す
る説、Ｆ／第３図〜第１０図および第１２図〜第１６図
は夫々本発明の実施例を示す図である。 代理人 弁理士 高橋明夫 （１０） 第 １ 目 ｌに 渫さくＰ訊） ｆ ＋ ２０ ２１ 第 ３ 図 ／乙 第４− 図 ノＸ 第 ｑ 目 ７乙 Ｙ／θ 図 ７乙 第 １１ 口 １／に Ｍ Ｉ、９ 図 ／ｌ乙 ￥Ｊ１３ 図 第 １４ ロ
る説、Ｆ／第３図〜第１０図および第１２図〜第１６図
は夫々本発明の実施例を示す図である。 代理人 弁理士 高橋明夫 （１０） 第 １ 目 ｌに 渫さくＰ訊） ｆ ＋ ２０ ２１ 第 ３ 図 ／乙 第４− 図 ノＸ 第 ｑ 目 ７乙 Ｙ／θ 図 ７乙 第 １１ 口 １／に Ｍ Ｉ、９ 図 ／ｌ乙 ￥Ｊ１３ 図 第 １４ ロ
Claims (1)
- １、半導体基板の主底面上に形成したウェル層において
、該ウェル層の下部に部分的に不純物濃度分布が高い層
を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080880A JPS59207640A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080880A JPS59207640A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229721A Division JPH05211319A (ja) | 1992-08-28 | 1992-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207640A true JPS59207640A (ja) | 1984-11-24 |
| JPH0522396B2 JPH0522396B2 (ja) | 1993-03-29 |
Family
ID=13730652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080880A Granted JPS59207640A (ja) | 1983-05-11 | 1983-05-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207640A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115676A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS52147985A (en) * | 1976-06-02 | 1977-12-08 | Mitsubishi Electric Corp | Electrostatic induction type thyristor |
| JPS5513924A (en) * | 1978-07-14 | 1980-01-31 | Semiconductor Res Found | Semiconductor photoelectronic conversion device |
| JPS5674937A (en) * | 1979-11-22 | 1981-06-20 | Pioneer Electronic Corp | Semiconductor device |
| JPS57173273A (en) * | 1981-04-17 | 1982-10-25 | Nec Corp | Solid-state image pickup device |
| JPS589361A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 固体撮像素子 |
-
1983
- 1983-05-11 JP JP58080880A patent/JPS59207640A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115676A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS52147985A (en) * | 1976-06-02 | 1977-12-08 | Mitsubishi Electric Corp | Electrostatic induction type thyristor |
| JPS5513924A (en) * | 1978-07-14 | 1980-01-31 | Semiconductor Res Found | Semiconductor photoelectronic conversion device |
| JPS5674937A (en) * | 1979-11-22 | 1981-06-20 | Pioneer Electronic Corp | Semiconductor device |
| JPS57173273A (en) * | 1981-04-17 | 1982-10-25 | Nec Corp | Solid-state image pickup device |
| JPS589361A (ja) * | 1981-07-08 | 1983-01-19 | Hitachi Ltd | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0522396B2 (ja) | 1993-03-29 |
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