JPS5922442A - 半導体スイツチング素子の駆動制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体スイッチング素子の制御装置に係り、
特にゲートターンオフサイリスタやパワートランジスタ
などのような自己消弧型の半導体スイッチング素子の駆
動制御装置に関するものである。

一般に、半導体スイッチング素子はチョッパやインバー
タのような電力制御装置に広く用いられている。このよ
うな半導体スイッチング素子のうち、ゲートターンオフ
サイリスタやパワートランジスタのような自己消弧型ス
イッチング素子は電力制御装置の制御素子として種々の
点で有用なものである。

しかるに１ゲートターンオアサイリスクやパワートラン
ジスタを安全に動作させるためには多くの課題が残され
ている。すなわち、ゲートターンオフサイリスクもしく
はパワートランジスタを安全に動作させるためには、必
要かつ十分な波高値を持つゲートもしくはベース信号を
制御端子に供給しなければｈらない。

ところがこれらの素子を使用した装置の起動、停止およ
び瞬停時〔瞬間的な停電〕等においてはゲートもしくは
ベース駆動回路の電源電圧が所定の確立した値よりも低
い値になる期間が存在する。

こうした状態でゲートもしくはベースに信号が印加され
ると、スイッチング過渡期間、特にパワートランジスタ
では定常オン期間を含む電力損失亦増大し、極端な場合
にはこれらの素子の破壊につながることがあった。

本発明は、上記の問題点を解決したもので、その電源電
圧を検出し、前記駆動制御回路の動作を制御することに
より、半導体スイッチング素子を安全に動作させること
ができる駆動制御装置を提供することにある。

以下に本発明の実施例に係る半導体スイッチング素子の
駆動制御装置を第１図ないし第３図によって説明する。

第１図は、半導体スイッチング素子として、ゲートター
ンオフサイリスク（以下、ＧＴＯと称する。〕に適用し
た駆動制御装置の実施例を示し、１０はＧＴＯである。

２０は駆動制御装置の電源回路、３０は、ＧＴＯの制御
極であるゲートに供給する信号をオン、オフするゲート
駆動回路である。ゲート駆動回路３０を制御するために
、ゲートトリガ信号入力回路４０、最少オンタイム設定
回路５０およびゲート信号出力回路６０が設けられてい
る。

特に、本発明においては、ＧＴＯを用いた電力制御装置
〔図示せず〕の起動、停めおよび瞬停時などに素子を安
全に動作させるために、ゲート駆動回路３０の電源電圧
、すなわち、駆動制御装置の電源回路２０の電圧が所定
の基準電圧より高いかまたは低いかを検出するための電
源電圧検出回路７０と、この電源電圧検出回路７０の検
出信号を論理演算する論理演算回路８０とが設けられて
いる。さらに詳しくは、制御電源回路２０は、１次巻線
２１ａ、２次巻！　２１ｂおよび２１ｃを有する電源ト
ランス２１、整流器２２ａおよび２２ｂ１平滑コンデン
サ２３ａおよび２３ｂ、および定電圧回路２４を有し、
図示のように接続されている。

ゲート駆動回路３０は、第１の電界効果トランジスタ３
１、第２の電界効果トランジスタ３２および第３の電界
効果トランジスタ３３を有し、前記トランジスタ３１の
ソース・ゲート間に、抵抗３４．３５およびゼナーダイ
オード３６が接続され、かつ駆動制御装置の電源回路２
０に図示のように接続されている。トランジスタ３１の
ソースはＧＴＯＩＱのゲートに、ゲートは抵抗３７を介
してトランジスタ３２のソースに接続されている。

前記トランジスタ３２のゲートはゲート信号出力回路６
０ヘソースは整流器２２ｂの負極へそれぞれ接続されて
いる。トランジスタ３３のソースはＧＴＯ１０のゲート
に、ゲートはゲート信号出力回路６０へ接続されている
。ゲート信号入力画ＦＭ！ｒ４０は、ホトカプラ４１と
トランジスタ４２および第１のシュミットトリガ回路４
３を有する。

ホトカプラ４１の発光ダ・イオード４１ａには、ダイオ
ード４４が逆並列に接続されるとともに抵抗４５ｂが並
列接続されてかり、これら抵抗４５ａを介して入力端子
４６ａと４６ｂ間に接続されている。

ホトカプラ４１のホトダイオード４］、ｂのアノード側
は、トランジスタ４２のベースに接続されている。トラ
ンジスタ４２のコレクタは抵抗４５Ｃヲ介してホトダイ
オード４１ｂのカソード側に接続され、さらにこのカソ
ード側は前記と同様に定電圧回路２４に接続されている
。

第１のシュミットトリガ回路４３の入力端子はトランジ
スタ４２のコレクタと抵抗４５ｃの接続点に接続されて
いる。電源電圧検出回路７０は、電圧検出素子、たとえ
ばゼナーダイオード７１、トランジスタ７２および第２
のシュミットトリガ回路７３を有し、ゼナーダイオード
７１は、抵抗７４ａ・７４ｂ　を介して制御電源回路２
０のコンデンサ２３ｂに並列接続されている。トランジ
スタ７２は、抵抗７４ｃを介して電源回路２０の定電圧
回路２４とコンデンサ２３ｂに接続されている。

第２のシュミットトリガが回路７３の入力端子は、トラ
ンジスタ７２のコレクタに接続されている。論理演算回
路８０は、演算素子、たとえば、アンド回路８１を有し
、このアンド回路８１の一方の入力端子は、ゲートトリ
ガ信号入力回路４０の第１シュミットトリガ回路４３の
出力端子に接続されている。

アンド回路８１の他方の端子は、電源電圧検出回路７０
の第２のシュミットトリガ回路７３の出力端子に接続さ
れている。最少オンタイム設定回路５０は、オア回路５
１、マルチバイブレータ５２およびオア回路５３によっ
て構成されている。

オア回路５１の一方の入力端子は、アンド回路８１に接
続され、他方の入力端子は、マルチバイブレータ５２に
接続されるとともに電源回路２０の定電圧回路２４に接
続されている。

オア回路５３の一方の入力端子は、マルチバイブレータ
５２の出力端子に接続され、他方の入力端子は、アンド
回路８１の出力端子に接続されている。ゲート信号出力
回路６０は、増幅器６１と反転増幅器６２、抵抗６３お
よび６４を有し、増幅器６１と反転増幅器６２の入力端
子は、オア回路５３の出力端子に接続されている。

また、増幅器６１の出力端子は、ゲート駆動回路３０の
トランジスタ３２のゲートに接続され、反転増幅器６２
の出力端子は、電界効果トランジスタ３３のゲートに接
続されている。

上記構成のゲート駆動制御装置において、制御電源回路
２０の直流出力電圧は、コンデンサ２３ａと２３ｂによ
って平滑され、定電圧回路２４によって定電圧が作られ
る。

次のこの装置の動作を説明する。駆動制御装置の電源回
路２０の電圧が正常のとき、すなわち、第２図のＶＤ　
−Ｅ　　で示す電圧Ｓ１が基準電圧ＶＺＤＪ以上のとき
に、ゲートトリガ信号入力回路４０の入力端子４６ａと
４６ｂ間にゲートトリガ信号が供給されたとする。すな
わち、第２図に示すように、ゲートトリガ信号Ｓ２が供
給されると、ホトカプラ４１の発光ダイオード４１ａ／
Ｚ発光し、ホトダイオード４１ｂを介してトランジスタ
４２が導通する。

これに伴ない、第１のシュミットトリガ回路４３の入力
信号は、ローレベルになり、その出力は、逆にハイレベ
ルになる。

ここで、駆動制御装置電源回路２０のコンデンサ２３ｂ
の端子電圧Ｓ１はゼナーダイオード７１の降伏電圧ＶＺ
Ｄで規定される基準電圧ｊ’ＺＤｉ以上であるから、こ
のゼナーダイオード７１、抵抗７４親および７４ｂから
なる回路に電流が流れており、抵抗７４ｂの両端に電位
差が発生してトランジスタ７２がターンオンしている。

これにより、トランジスタ７２のコレクタ電位は、はぼ
零に近い値になる。この信号を第２のシュミットトリガ
回路７３に入力し、トランジスタ７２のオン・オフ状態
を明確に弁別させる。したがって、ここではトランジス
タ７２はオンしているから、第２図に示すＶＣＱｌはロ
ーベルであり、第２のシュミットトリガ回路７３の出力
はハイレベルになっている。この信号とホトカプラ４１
を介して入力されたゲートトリガ信号゛との論理積を取
るととによって、ゲートトリガ信号Ｓ２がありかつ電源
電圧が基準電圧ＶｚＤ１以上である時にのみアンド回路
８１の出力にオンゲート信号Ｓ４に相当するハイレベル
の信号が出力される（＄２／ｆｌｌ＝示オＡＮＩ）出り
、ｆ４．）。

＼へ＼Ｎ〜！■へｈ九へ蔦アンド回路８Ｊの出力信号Ｓ
４ば、オア回路５１を通してマルチバイブレーク５２に
入力される。これによりマルチバイブレーク５２が動作
し、その出力信号Ｓ５がオア回路５３の一方の入力端子
に、またアンドゲート８１の出力信号Ｓ４が他方の入力
端子にそのまま入力される。

したがって、オア回路５３の出力端子には単安定マルチ
バイブレータ５２の出力信号Ｓ５とアンド回路８１の出
力信号Ｓ４のうちパルス幅の広いいずれか一方のパルス
に対応する出力信号Ｓ６が出力されんこれにより、ｔ２
−　ｔｌ−Δｔ　なる最少オンタイムが設定される。

オア回路５３の出力信号Ｓ６は、ゲート信号出力回路６
０の増幅器６１と反転増幅器６２に入力される。したが
って、オア回路５３の出力信号はハイレベルであるから
、ゲート信号出力回路６０の増幅器６１の出力はハイレ
ベル、反転増幅器６２の出力は反転増幅されてローレベ
ルになっている。

これによりゲート駆動回路３０の電界効果トランジスタ
３３がターンオンし、その結果、トランジスタ３１がタ
ーンオンし、ＧＴＯＩＱには、オン信号Ｓ７がゲート駆
動回路３０に供給されている期間、電源回路２０からゲ
ートに電力が供給され、このＧＴＯ１０はオン状態にな
る。

次に、駆動制御装置の電源電圧が、前述した要因によっ
て、基準電圧ＶｚＤ１以下の時に、ゲートトリガ信号Ｓ
２′がゲートトリガ信号入力回路に入ったときの動作を
説明する。駆動制御装置の電源回路２０のコンデンサ２
３１）の端子電圧が外部要因によって基準電圧以下にな
ると、ゼナーダイオード７１には電流が流れない。この
ため、トランジスタ７２はオフ状態となり、第２シュミ
ットトリガ回路の入力は第２図に示すＶＣＱｌのＳ３の
ようにハイレベルとなる。その結果、アンド回路８１の
入力は、第１のシュミット士すガ回路４３のノｈイレベ
ル信号と、第２のシュミットトリガ回路７３のローレベ
ル信号を入力とするのでアンド回路８１ノ出力はローレ
ベルとなる。

したがって、オア回路５１の出力はローレベルとなり、
マルチバイブレータ回路はトリガされず動作したいオア
回路５３は入力がいずれモロ−レベルのためその出力は
ローレベルである。その結果ゲート信号出力回路では、
反転増幅回路６２の出力がハイレベルとなり、トランジ
スタ３３がオンする。トランジスタ３３がオンすると、
コンデンサ２３ｂの正極から、ＧＴｏ、　１０のカソー
ド→ゲート→トランジスタ３３→コンデンサ２３ｂの負
極の閉回路が形成され、ＧＴＯＩ　Ｏのゲートは逆バイ
アスされオフ状態を維持する。

以上説明したように、駆動制御装置の電源電圧が基準電
圧ＶｚＤｌ以下のときに、ゲートトリガ信号を本装置に
入力しても、ＧＴＯｌｏ　　はターンオンすることはな
い。

以上により、’ｊＴＯＩＱを完全に動作させるのに不十
分な波高値をも−ったゲートパルスがＧＴＯＩＱのゲー
トに印加されることはない。

また、ＧＴＯＩＱを安全に動作させるためにその他の条
件としてそのゲートに負のパルスを印加し、ターンオフ
させようとする時点において、ＧＴＯＩＱのスナバコン
デンサ（図示せず〕の電圧が十分に低い値まで放電され
ていなければならない。この条件を満足させようとすれ
ば、スナバコンデンサに蓄積されていた電荷を放電させ
るために必要な最少オンタイムを確保しなければならな
い。

本発明の駆動制御装置には、入力されるトリガ信号に対
し、この保障をするために最少オンタイム設定回路５０
が組み込まれている。この回路を電諒電圧検出回路７０
の後に組み込むことにより第３図に示すようにゲートト
リガ信号Ｓ２が印加されている途中状態で電源電圧Ｓ１
が変化し、基準電圧ＶＺＤ以下の状態からそれ以上の状
態へ、または基準電圧ＶＺＤ以上の状態からこれ以下の
状態に遷移する場合にも、ＧＴＯＩＱには最少オンタイ
ムが確保されたゲート電力が供給される。したがって、
ＧＴＯＩＱを安全にゲートターンオフさせることができ
る。

すなわち、第３図に示すように、ゲートトリガ信号が、
電源回路２０の電圧Ｓｌが、基準電圧ＶＺＤＩＫ対し、
低いときから高い方へ移る期間（図示加　〕にまたがる
ときは、アンド回路８１の出力がハイレベルに変化した
ときにマルチバイ。

プレータ回路５２がセットされ、時間ｔｏから所定の期
間出力Ｓ５がオア回路５３に入力される。

また、電圧Ｓ１が、基準電圧ＶＺＤｔ　に対し、高いと
きから低い方へ移る期間（図示ｔ３　）にまたがるとき
は、アンド回路８１の出力Ｓ４によってマルチバイブレ
ータ回路５２がセットされ、時間ｔ３から所定の期間、
出力Ｓ５がオア回路５３に１人力される。

以上により、電力制御装置の起動、停止もしくは瞬停時
等で駆動制御装置の電源回路２０の電源電圧が変化した
場合にも、ＧＴＯやパワートランジスタ等の制御電極へ
充分電力が供給され、その結果、主スイツチング素子が
破壊されることはない。

上記したように、本発明によれば、駆動制御装置電源回
路の電源電圧を検出し、この検出電圧と対応する主スイ
ツチング素子を安全に駆動するために必要な最小電圧と
を比較し、電源電圧がこの基準電圧に至らない時にはオ
ンゲート信号の伝達を停止するようにしたから、駆動制
御回路の電源電圧が基準篭圧以丁に１（つた時には、自
動的に、対応する主スイツチング素子をオフ状態にする
ことかで微、この主スイツチング素子の破壊を効果的に
防止できる。また、電源電圧が基準値以上に回りすれば
、自動的に通常の運転状態となり、リセットする必要が
ない。さらに、電源電圧検出回路の後に最少オンタイム
設定回路を設け、オンタイムを常に、スナバ回路定数を
ＧＴＯもしくは）くワートランジスタの特性で決る最少
許容オンタイム以上に確保できる等、本発明は、技術的
かつ実用的に優れた効果を有する。

【図面の簡単な説明】

第１図は、本発明の実施例に係る半導体スイッチング素
子の駆動制御装置の電気結線図、第２図および第３図は
、それぞれその動作タイミングを示す図である。 １０・・・ゲートターンオフサイリスタ、２０・・・駆
動制御装置電源回路、 ３０・・・駆動回路、　　４０・・・トリガ信号入力回
路、５０・・・最少オンタイム設定回路、 ６０・・・ゲート信号出力回路、 ７０・・・電源電圧検出回路、 ８０・・・論理回路０ 出願代理人　弁理士　菊　池　五　部 ２３

Claims (2)

【特許請求の範囲】
1. （１）半導体スイッチング素子をオンオフ動作させる駆
   動回路と、駆動制御装置の電源回路とトリガ信号を入力
   とし前記半導体スイッチング素子をオンオフ制御するた
   めの制御信号を入力するトリガ信号入力回路と、前記電
   源回路の電圧があらかじめ設定された前記半導体スイッ
   チング素子をオンさせるための基準電圧以上になったこ
   とを検出して信号を発する電源電圧検出回路と、この電
   源電圧検出回路の検出信号と前記トリガ信号入力回路の
   制御出力信号とを入力条件とし前記電源回路の電圧が基
   準電圧以上であることを弁別する論理回路と、この論理
   回路の出力信号と前記制御信号とのいずれかの信号があ
   ると穴のみ前記駆動回路を動作させる制御信号出力回路
   とによって構成したことを特徴とする半導体スイッチン
   グ素子の駆動制御装置。
2. （２）　　半導体スイッチング素子をオンオフ動作させ
   る駆動回路と、駆動制御装置の電源回路と、トリガ信号
   を入力とし前記スイッチング素子をオンオフ制御するた
   めの制御信号を発するトリガ信号入力回路と、前記電源
   回路の電圧があらかじめ設定された前記半導体スイッチ
   ング素子をオンさせるための基準電圧以上になったこと
   を検出して信号を発する電源電圧検出回路と、この電源
   電圧検出回路の検出信号と前記制御信号入力回路の制御
   出力信号とを入力条件とし、前記電源電圧が前記基準電
   圧以上か否かを弁別する論理回路と、この論理回路の出
   力信号を入力とし前記半導体スイッチング素子の最少許
   容オンタイム信号を得る手段と、この手段による信号と
   、前記論理回路の出力信号を入力条件とするオア回路と
   を有する最−少オンタイム設定回路と、この最少オンタ
   イム設定回路の出力信＼ 号を入力とし、前記駆動回路を動作させる制御信号出力
   回路とによって構成したことを特徴とする半導体スイッ
   チング素子の駆動制御装置。