JPH0334367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0334367A JPH0334367A JP16946489A JP16946489A JPH0334367A JP H0334367 A JPH0334367 A JP H0334367A JP 16946489 A JP16946489 A JP 16946489A JP 16946489 A JP16946489 A JP 16946489A JP H0334367 A JPH0334367 A JP H0334367A
- Authority
- JP
- Japan
- Prior art keywords
- input
- logic gate
- wiring
- logic gates
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 238000003491 array Methods 0.000 abstract description 17
- 239000000872 buffer Substances 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 description 3
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセミカスタム半導体集積回路装置に関し、特に
論理ゲートアレー集積回路に関する。
論理ゲートアレー集積回路に関する。
従来、論理ゲートアレーｔｊ＋積回路は第３図（ａ）、
〈ｂ）の平面図に示す様に、トランジスタによって構成
される単位論理ゲート３０１を整然と配列した内部論理
ゲートアレー３０２又は３０３と、チップの周辺に配置
される人出カバソファ１０フによって構成されている。
〈ｂ）の平面図に示す様に、トランジスタによって構成
される単位論理ゲート３０１を整然と配列した内部論理
ゲートアレー３０２又は３０３と、チップの周辺に配置
される人出カバソファ１０フによって構成されている。
この論理ゲートアレー集積回路の製造方法は、配線工程
の前まで製造しておき（これを通常、下地と呼ぶ〉、注
文に応じて、配線工程のマスクを用意して製造する（こ
れを通常、上地と呼ぶ）。
の前まで製造しておき（これを通常、下地と呼ぶ〉、注
文に応じて、配線工程のマスクを用意して製造する（こ
れを通常、上地と呼ぶ）。
従って、注文を受けてから、製品を出荷するまでの時間
が、短かくなるという利点がある。
が、短かくなるという利点がある。
そして、単位論理ゲートの個数が異なった論理ゲートア
レーを製造する場合は、内部論理ゲートアレー３０２及
び３０３（この例では、２０００個及び４０００個の単
位論理ゲートで構成されている）に示すように、異なっ
た下地を製造しておき、続いて配線工程を経て、論理ゲ
ートアレーを製造する。
レーを製造する場合は、内部論理ゲートアレー３０２及
び３０３（この例では、２０００個及び４０００個の単
位論理ゲートで構成されている）に示すように、異なっ
た下地を製造しておき、続いて配線工程を経て、論理ゲ
ートアレーを製造する。
上述した従来のアレー集積回路は、様々な規模の論理ゲ
ート数に対応するため、異なった論理ゲート数で構成さ
れる十数種類の下地を用意しておく必要がある。従って
、下地のマスクを設計する工数が膨大になるという欠点
がある。また生産管理の面では、多種類の下地を管理し
なくてはならず、管理工数も大きくなるという欠点があ
る。
ート数に対応するため、異なった論理ゲート数で構成さ
れる十数種類の下地を用意しておく必要がある。従って
、下地のマスクを設計する工数が膨大になるという欠点
がある。また生産管理の面では、多種類の下地を管理し
なくてはならず、管理工数も大きくなるという欠点があ
る。
本発明は、複数個の内部論理ゲートと複数個の入出力装
置からなる半導体集積回路装置において、前記複数個の
内部論理ゲートが複数個のブロックに分割され、前記分
割されたそれぞれの内部論理ゲートのブロックの周囲に
前記入出力装置が複数個配置され、前記複数個の入出力
装置の領域の１部を前記分割された内部論理ゲートのブ
ロック間を接続する内部配線領域又は前記内部論理ゲー
トを駆動するための駆動回路領域とした半導体集積回路
装置である。
置からなる半導体集積回路装置において、前記複数個の
内部論理ゲートが複数個のブロックに分割され、前記分
割されたそれぞれの内部論理ゲートのブロックの周囲に
前記入出力装置が複数個配置され、前記複数個の入出力
装置の領域の１部を前記分割された内部論理ゲートのブ
ロック間を接続する内部配線領域又は前記内部論理ゲー
トを駆動するための駆動回路領域とした半導体集積回路
装置である。
第１図（ａ）、（ｂ） はそれぞれ本発明の第１の実
施例の平面図である。第１図（ａ）の下地工程（配線工
程以前の工程）において、チップ内には、２０００個の
単位論理ゲートで１ブロツクとする内部論理ゲートアレ
ー１０１が４個と、その周辺に配置された入出力バッフ
ァー領域１０２とがある。第１図（ｂ）の配線工程にお
いて、コンタクト１０３．第１層配線１０４．スルーホ
ール１０５．第２層配線１０６を形成する。この時内部
論理ゲートアレー１０１の周辺に配置された入出力バッ
ファー領域の内チップの周辺に配置されたものは入出力
バッファ−１０７として使用する。チップ内部に配置さ
れたものは未使用の人出カバッファー領域１０８となり
、この部分は第１層配線１０４．スルーホール１０５．
第２層配線１０６が配置され、配線領域して使用される
。そして、このチップでは、５ｏｏｏ個（２０００個×
４）の単位論理ゲートで構成される論理ゲートアレーと
して機能することになる。
施例の平面図である。第１図（ａ）の下地工程（配線工
程以前の工程）において、チップ内には、２０００個の
単位論理ゲートで１ブロツクとする内部論理ゲートアレ
ー１０１が４個と、その周辺に配置された入出力バッフ
ァー領域１０２とがある。第１図（ｂ）の配線工程にお
いて、コンタクト１０３．第１層配線１０４．スルーホ
ール１０５．第２層配線１０６を形成する。この時内部
論理ゲートアレー１０１の周辺に配置された入出力バッ
ファー領域の内チップの周辺に配置されたものは入出力
バッファ−１０７として使用する。チップ内部に配置さ
れたものは未使用の人出カバッファー領域１０８となり
、この部分は第１層配線１０４．スルーホール１０５．
第２層配線１０６が配置され、配線領域して使用される
。そして、このチップでは、５ｏｏｏ個（２０００個×
４）の単位論理ゲートで構成される論理ゲートアレーと
して機能することになる。
第１図（ｃ）は、第１図（ａ＞に示した下地を用いて、
第１図（ｂ）とは異なった論理ゲートの規模、この例で
は４０００個（２０００個×２）の単位論理ゲートで構
成される論理ゲートアレーを形成した場合である。この
場合、チップは上下に２分割され、同一機能をもった別
のチップとして製造する。
第１図（ｂ）とは異なった論理ゲートの規模、この例で
は４０００個（２０００個×２）の単位論理ゲートで構
成される論理ゲートアレーを形成した場合である。この
場合、チップは上下に２分割され、同一機能をもった別
のチップとして製造する。
また図では示していないが、第１図（ａ）に示す下地を
４分割し、２０００個の単位論理ゲートで構成される論
理ゲートアレーとして製造することもできる。従って、
同一の下地を用いて３種類の規模の論理ゲートアレーを
製造することができることになる。
４分割し、２０００個の単位論理ゲートで構成される論
理ゲートアレーとして製造することもできる。従って、
同一の下地を用いて３種類の規模の論理ゲートアレーを
製造することができることになる。
本実施例では、２０００個の単位論理ゲートを１ブロツ
クとして４個並べているが、１ブロツク内の単位論理ゲ
ートを変え、また、ブロックの個数を変えることにより
、同一下地がち製造される論理ゲートアレーの規模の数
を変えることができる。
クとして４個並べているが、１ブロツク内の単位論理ゲ
ートを変え、また、ブロックの個数を変えることにより
、同一下地がち製造される論理ゲートアレーの規模の数
を変えることができる。
第２図（ａ）、（ｂ）はそれぞれ本発明の第２の実施例
の平面図である。第２図（ａ）の下地工程において、そ
れぞれ２０００個、４０００個６０００個、８０００個
の単位論理ゲートで構成される第１．第２．第３．第４
の内部論理ゲートアレー２０１，２０２，２０３，２０
４が配置され、その周辺に人出力バッファ領域１０２が
配置されている。
の平面図である。第２図（ａ）の下地工程において、そ
れぞれ２０００個、４０００個６０００個、８０００個
の単位論理ゲートで構成される第１．第２．第３．第４
の内部論理ゲートアレー２０１，２０２，２０３，２０
４が配置され、その周辺に人出力バッファ領域１０２が
配置されている。
第２図（ｂ）の配線工程において、第１及び第２の内部
論理ゲートアレー２０１，２０２を組み合せ、６０００
個（２０００個＋４０００個）の単位論理ゲートで構成
される論理ゲートアレーを、また第３．第４の内部論理
ゲートアレー２０３．２０４を組み合せ、１４０００個
（６０００個＋８０００個）の単位論理ゲートで構成さ
れる論理ゲートアレーをそれぞれ製造する。従って、こ
の場合は２種類の論理ゲートアレーを同時に製造するこ
とになる。
論理ゲートアレー２０１，２０２を組み合せ、６０００
個（２０００個＋４０００個）の単位論理ゲートで構成
される論理ゲートアレーを、また第３．第４の内部論理
ゲートアレー２０３．２０４を組み合せ、１４０００個
（６０００個＋８０００個）の単位論理ゲートで構成さ
れる論理ゲートアレーをそれぞれ製造する。従って、こ
の場合は２種類の論理ゲートアレーを同時に製造するこ
とになる。
また組み合せは、第１と第３の内部論理ゲートアレー２
０１と２０３の組み合せ、第２の第４の内部論理ゲート
アレー２０２と２０４の組み合せでも良く、また、それ
ぞれの内部論理ゲートアレー１個で論理ゲートアレーの
チップとして使用しても良い。
０１と２０３の組み合せ、第２の第４の内部論理ゲート
アレー２０２と２０４の組み合せでも良く、また、それ
ぞれの内部論理ゲートアレー１個で論理ゲートアレーの
チップとして使用しても良い。
またチップの内側に配置された入出力バッファ領域の１
部は、特に負荷の重い論理ゲートを駆動する場合に論理
ゲート駆動の回路として使用しても良い。
部は、特に負荷の重い論理ゲートを駆動する場合に論理
ゲート駆動の回路として使用しても良い。
以上説明したように本発明は、下地の内部論理ゲートア
レーを数個のブロックに分け、その周辺に入出力バッフ
ァ領域を配置し、配線工程においてマスクを切り替えて
論理ゲートアレーを構成するブロックの組み合せを変え
ることにより、同一の下地から数種類の異なった単位論
理ゲート数で構成される論理ゲートアレーを製造するこ
とができる。
レーを数個のブロックに分け、その周辺に入出力バッフ
ァ領域を配置し、配線工程においてマスクを切り替えて
論理ゲートアレーを構成するブロックの組み合せを変え
ることにより、同一の下地から数種類の異なった単位論
理ゲート数で構成される論理ゲートアレーを製造するこ
とができる。
従って、従来の単位論理ゲート数に対応して下地を設計
する場合に比べ、本発明では下地の種類を少なくするこ
とができ、そのため、その下地の設計に要する工数を低
減でき、コストを下げる効果がある。
する場合に比べ、本発明では下地の種類を少なくするこ
とができ、そのため、その下地の設計に要する工数を低
減でき、コストを下げる効果がある。
また、生産管理の面でも、下地の種類が少ないため管理
の工数を低減できる効果がある。
の工数を低減できる効果がある。
第１図（ａ）−、（ｂ）、（Ｃ）はそれぞれ本発明の第
１の実施例の平面図、第２図＜ａ）（ｂ）はそれぞれ本
発明の第２の実施例の平面図、第３図（ａ、、）、（ｂ
）はそれぞれ従来の論理ゲートアレーの平面図である。 １０１・・・内部論理ゲートアレー １．０２・・・人
出カバッファー領域、１０３・・・コンタクト、１０４
・・・第１層配線、１０５・・・スルーホール、１０６
・・・第２層配線、１０７・・・入出力バッファ、１０
８・・未使用の入出力バッファ領域、２０１・・・第１
の内部論理ゲートアレー ２０２・・・第２の内部論理
ゲートアレー、２０３・・・第３の内部論理ゲートアレ
ー ２０４・・・第４の内部論理ゲートアレー３０１・
・・単位論理ゲート、３０２・・・２０００個の単位論
理ゲートで構成される内部論理ゲートアレ３・・・４ ０個の単位論理ゲートで構成 される内部論理ゲートアレー
１の実施例の平面図、第２図＜ａ）（ｂ）はそれぞれ本
発明の第２の実施例の平面図、第３図（ａ、、）、（ｂ
）はそれぞれ従来の論理ゲートアレーの平面図である。 １０１・・・内部論理ゲートアレー １．０２・・・人
出カバッファー領域、１０３・・・コンタクト、１０４
・・・第１層配線、１０５・・・スルーホール、１０６
・・・第２層配線、１０７・・・入出力バッファ、１０
８・・未使用の入出力バッファ領域、２０１・・・第１
の内部論理ゲートアレー ２０２・・・第２の内部論理
ゲートアレー、２０３・・・第３の内部論理ゲートアレ
ー ２０４・・・第４の内部論理ゲートアレー３０１・
・・単位論理ゲート、３０２・・・２０００個の単位論
理ゲートで構成される内部論理ゲートアレ３・・・４ ０個の単位論理ゲートで構成 される内部論理ゲートアレー
Claims (1)
- 複数個の内部論理ゲートと複数個の入出力装置からなる
半導体集積回路装置において、前記複数個の内部論理ゲ
ートが複数個のブロックに分割され、前記分割されたそ
れぞれの内部論理ゲートのブロックの周囲に前記入出力
装置が複数個配置され、前記複数個の入出力装置の領域
の１部を前記分割された内部論理ゲートのブロック間を
接続する内部配線領域又は前記内部論理ゲートを駆動す
るための駆動回路領域としたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946489A JPH0334367A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16946489A JPH0334367A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334367A true JPH0334367A (ja) | 1991-02-14 |
Family
ID=15887054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16946489A Pending JPH0334367A (ja) | 1989-06-29 | 1989-06-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334367A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593950A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ゲ−トアレイチツプ |
| JPS61294833A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 半導体集積回路 |
| JPS63273332A (ja) * | 1987-05-01 | 1988-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1989
- 1989-06-29 JP JP16946489A patent/JPH0334367A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593950A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | ゲ−トアレイチツプ |
| JPS61294833A (ja) * | 1985-06-21 | 1986-12-25 | Nec Corp | 半導体集積回路 |
| JPS63273332A (ja) * | 1987-05-01 | 1988-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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