JPS5939902B2 - 相補型絶縁ゲ−ト型電界効果半導体装置 - Google Patents
相補型絶縁ゲ−ト型電界効果半導体装置Info
- Publication number
- JPS5939902B2 JPS5939902B2 JP50061660A JP6166075A JPS5939902B2 JP S5939902 B2 JPS5939902 B2 JP S5939902B2 JP 50061660 A JP50061660 A JP 50061660A JP 6166075 A JP6166075 A JP 6166075A JP S5939902 B2 JPS5939902 B2 JP S5939902B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type
- region
- electrode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は金属、絶縁物、半導体を構成要素としたエンハ
ンスメントチャンネル相補型電界効果半導体装置に関し
、更に詳しくはゲート絶縁膜の保護装置を同一半導体基
板内に設けた相補型電界効果半導体装置に関している。
ンスメントチャンネル相補型電界効果半導体装置に関し
、更に詳しくはゲート絶縁膜の保護装置を同一半導体基
板内に設けた相補型電界効果半導体装置に関している。
従来の電界効果半導体装置て金属、絶縁物、半導体を構
成要素としたエンハンスメントチャンネル型半導体装置
においては、ゲート電極に高電圧を印加するとゲート電
極とチャンネル間を電気的に遮断している絶縁物が絶縁
破壊をおこし装置が永久的に破壊されてしまうという欠
点がある。
成要素としたエンハンスメントチャンネル型半導体装置
においては、ゲート電極に高電圧を印加するとゲート電
極とチャンネル間を電気的に遮断している絶縁物が絶縁
破壊をおこし装置が永久的に破壊されてしまうという欠
点がある。
上記装置の取扱い中に静電的に帯電した作業者の衣服等
が上記絶縁物に接触しただけでも絶縁破壊を起こした。
上記絶縁物の絶縁破壊対策としてゲート電極とチャンネ
ル間にダイオードを接続し、ゲート電極にダイオードの
降伏電圧以上の電圧印加を防止している。この従来の保
護方法は、ゲート電極とチャンネル間にダイオードを接
続しダイオードの降伏電圧以上の電圧の印加を防ぎ絶縁
物を保護する方法であるから、ダイオードの降伏電圧が
絶縁物の絶縁破壊電圧より高い場合はその効果はない。
が上記絶縁物に接触しただけでも絶縁破壊を起こした。
上記絶縁物の絶縁破壊対策としてゲート電極とチャンネ
ル間にダイオードを接続し、ゲート電極にダイオードの
降伏電圧以上の電圧印加を防止している。この従来の保
護方法は、ゲート電極とチャンネル間にダイオードを接
続しダイオードの降伏電圧以上の電圧の印加を防ぎ絶縁
物を保護する方法であるから、ダイオードの降伏電圧が
絶縁物の絶縁破壊電圧より高い場合はその効果はない。
実際の素子の場合、比較的低濃度の基板を使用するため
絶縁物の絶縁破壊電圧よりダイオードの降伏電圧を低く
制御することは困難である。そこで、本発明の目的は、
エンハンスチヤンネル相補型電界効果半導体装置のゲー
ト電極に印加される過大電圧をゲート電極に印加する前
に確実に半導体基板側に流し、ゲート絶縁膜の破壊を防
止した電効果半導体装置を提供するものである。
絶縁物の絶縁破壊電圧よりダイオードの降伏電圧を低く
制御することは困難である。そこで、本発明の目的は、
エンハンスチヤンネル相補型電界効果半導体装置のゲー
ト電極に印加される過大電圧をゲート電極に印加する前
に確実に半導体基板側に流し、ゲート絶縁膜の破壊を防
止した電効果半導体装置を提供するものである。
本発明はエンハンスメントチヤンネル相補型電界効果ト
ランジスタが設けられている半導体基板に更に相補型バ
イポーラトランジスタを設け、このバイポーラトランジ
スタを介して上記電界効果トランジスタのゲート電極に
印加される過大電圧を制御する半導体妄置である。以下
に、本発明の実施例によつて本発明の構成乃至作用効果
につき更に説明する。
ランジスタが設けられている半導体基板に更に相補型バ
イポーラトランジスタを設け、このバイポーラトランジ
スタを介して上記電界効果トランジスタのゲート電極に
印加される過大電圧を制御する半導体妄置である。以下
に、本発明の実施例によつて本発明の構成乃至作用効果
につき更に説明する。
第１図乃至第２図は本発明に係わるエンハンスメントチ
ヤンネル相補型電界効果トランジスタの上面図及び縦断
面図を示している。
ヤンネル相補型電界効果トランジスタの上面図及び縦断
面図を示している。
説明の都合上、要部を拡大して示している。図において
、Ｐ型拡散領域２を具備した長方形のＮ型シリコン基板
１の上部表面にＳｉＯ２膜３を形成し、該被膜３の一部
を除去し電極取出し孔４，５，６，７，８，９，１０，
１１，１２，１３を穿設する。
、Ｐ型拡散領域２を具備した長方形のＮ型シリコン基板
１の上部表面にＳｉＯ２膜３を形成し、該被膜３の一部
を除去し電極取出し孔４，５，６，７，８，９，１０，
１１，１２，１３を穿設する。
該電極取出し孔には、Ｐ型拡散領域１４，１５，１６，
１７，１８，１９とＮ型拡散領域２０，２１，２２，２
３，２４，２５の一部が露出する。さらに真空蒸着法に
より電極取出し孔４，５，６，７，８，９，１０，１１
，１２，１３と、Ｐ型拡散領域１４，１５間及びＮ型拡
散領域２４，２５間に介在するＳｉＱ２被膜３上に金属
被膜を被着し電極２６，２７，２８，２９，３０，３１
を構成する。Ｐ型拡散領域１４をＰ型ソース領域、１５
をＰ型ドレイン領域、Ｎ型拡散領域２５をＮ型ソース領
域、２４をＮ型ドレイン領域とし、Ｐ型ドレイン領域１
５の電極取出し孔５とＮ型ドレイン領域２４の電極取出
し孔１２を金属被膜電極２８で接続し、Ｐ型及びＮ型ド
レイン電極とする。Ｐ型ソース領域１４とＮ型拡散領域
２０の電極取出し孔４を金属被膜電極２６で接続し、Ｐ
型ソース電極とする。また、Ｎ型ソース領域２５とＰ型
拡散領域１９の電極取出し孔１３を金属被膜電極３１で
接続しＮ型ソース電極とする。Ｐ型拡散領域１７，１９
はＰ型拡散領域２と、またＮ型拡散領２０，２２はＮ型
シリコン基板とそれぞれ導電的に接続するための領域で
ある。Ｐ型拡散領域２及びＮ型拡散領域２３及びＰ型拡
散領域１８で構成されるＰＮＰバイポーラトランジスタ
のＰ型拡散領域２をＰ型コレクタ領域、Ｎ型拡散領域２
３をＮ型ベース領域、Ｐ型拡散領域１８をＰ型エミツタ
領域とし、Ｎ型シリコン基板１及びＰ型拡散領域１６及
びＮ型拡散領域２１で構成されるＮＰＮバイポーラトラ
ンジスタのＮ型シリコン基板１をＮ型コレクタ領域、Ｐ
型拡散領域１６をＰ型ベース領域、Ｎ型拡散領域２１を
Ｎ型エミツタ領域とする。Ｐ型ソース、ドレイン領域１
４，１５間及びＮ型ソース、ドレイン領域２５，２４間
に介在するＳｌＯ２被膜３上の金属被膜をゲート電極と
する。前記ゲート電極と、該電極と同時に被着せしめた
金属被膜電極２７でＰ型エミツタ領域１８の電極取出し
孔１１とＮ型エミツタ領域２１の電極取出し孔６に接続
する。金属被膜電極２７はゲート電極、Ｎ型エミツタ電
極、Ｐ型エミツタ電極となる。ゲート電極２７の金属被
膜はＳｉＯ２被膜３を介して該被膜３の下方にあるＰ型
ソース、ドレイン領域１４，１５及びＮ型ソース、ドレ
イン領域２５，２４の一部に重なるようにする。Ｐ型ベ
ース領域１６の電極取出し孔７とＰ型拡散領域１７の電
極取出し孔９を金属被膜電極２９で接続し、Ｐ型ベース
電極とする。
１７，１８，１９とＮ型拡散領域２０，２１，２２，２
３，２４，２５の一部が露出する。さらに真空蒸着法に
より電極取出し孔４，５，６，７，８，９，１０，１１
，１２，１３と、Ｐ型拡散領域１４，１５間及びＮ型拡
散領域２４，２５間に介在するＳｉＱ２被膜３上に金属
被膜を被着し電極２６，２７，２８，２９，３０，３１
を構成する。Ｐ型拡散領域１４をＰ型ソース領域、１５
をＰ型ドレイン領域、Ｎ型拡散領域２５をＮ型ソース領
域、２４をＮ型ドレイン領域とし、Ｐ型ドレイン領域１
５の電極取出し孔５とＮ型ドレイン領域２４の電極取出
し孔１２を金属被膜電極２８で接続し、Ｐ型及びＮ型ド
レイン電極とする。Ｐ型ソース領域１４とＮ型拡散領域
２０の電極取出し孔４を金属被膜電極２６で接続し、Ｐ
型ソース電極とする。また、Ｎ型ソース領域２５とＰ型
拡散領域１９の電極取出し孔１３を金属被膜電極３１で
接続しＮ型ソース電極とする。Ｐ型拡散領域１７，１９
はＰ型拡散領域２と、またＮ型拡散領２０，２２はＮ型
シリコン基板とそれぞれ導電的に接続するための領域で
ある。Ｐ型拡散領域２及びＮ型拡散領域２３及びＰ型拡
散領域１８で構成されるＰＮＰバイポーラトランジスタ
のＰ型拡散領域２をＰ型コレクタ領域、Ｎ型拡散領域２
３をＮ型ベース領域、Ｐ型拡散領域１８をＰ型エミツタ
領域とし、Ｎ型シリコン基板１及びＰ型拡散領域１６及
びＮ型拡散領域２１で構成されるＮＰＮバイポーラトラ
ンジスタのＮ型シリコン基板１をＮ型コレクタ領域、Ｐ
型拡散領域１６をＰ型ベース領域、Ｎ型拡散領域２１を
Ｎ型エミツタ領域とする。Ｐ型ソース、ドレイン領域１
４，１５間及びＮ型ソース、ドレイン領域２５，２４間
に介在するＳｌＯ２被膜３上の金属被膜をゲート電極と
する。前記ゲート電極と、該電極と同時に被着せしめた
金属被膜電極２７でＰ型エミツタ領域１８の電極取出し
孔１１とＮ型エミツタ領域２１の電極取出し孔６に接続
する。金属被膜電極２７はゲート電極、Ｎ型エミツタ電
極、Ｐ型エミツタ電極となる。ゲート電極２７の金属被
膜はＳｉＯ２被膜３を介して該被膜３の下方にあるＰ型
ソース、ドレイン領域１４，１５及びＮ型ソース、ドレ
イン領域２５，２４の一部に重なるようにする。Ｐ型ベ
ース領域１６の電極取出し孔７とＰ型拡散領域１７の電
極取出し孔９を金属被膜電極２９で接続し、Ｐ型ベース
電極とする。
またＮ型ベース領域２３の電極取出し孔１０とＮ型拡散
領域２２の電極取出し孔８を金属被膜電極３０で接続し
、Ｎ型ベース電極とする。Ｐ型コレクタ領域２の電極は
、Ｐ型拡散領域１９を介して接続されているＮ型ソース
電極３１とする。またＮ型コレクタ１の電極はＮ型拡散
領域２０を介して接続されているＰ型ソース電極２６と
する。次にこの様に構成されたエンハンスメントチヤン
ネル相補型電界効果トランジスタの保護動作について説
明する。
領域２２の電極取出し孔８を金属被膜電極３０で接続し
、Ｎ型ベース電極とする。Ｐ型コレクタ領域２の電極は
、Ｐ型拡散領域１９を介して接続されているＮ型ソース
電極３１とする。またＮ型コレクタ１の電極はＮ型拡散
領域２０を介して接続されているＰ型ソース電極２６と
する。次にこの様に構成されたエンハンスメントチヤン
ネル相補型電界効果トランジスタの保護動作について説
明する。
Ｎ型ソース電極３１に対してＰ型ソース電極２６に正の
電圧を印加する。
電圧を印加する。
ゲート電極２７の電圧を零とすると、Ｎ型ドレイン電極
２８とＮ型ソース電極３１間は電気的にしや断状態とな
り、Ｐ型ドレイン電極２８とＰ型ソース電極２６間は導
通する。またＮ型エミツタ電極２７とＰ型ベース電極２
９は同電位となるので、ＮＰＮバイポーラトランジスタ
のＮ型エミツタ電極２７とＮ型コレクタ電極２６間はし
や断状態であり、Ｎ型ベース電極３０はＰ型エミツタ電
極２７に対してＮ型ソース電極３１とＰ型ソース電極２
６間の電圧が逆方向に印加されているため、ＰＮＰバイ
ポーラトランジスタのＰ型エミツタ電極２７とＰ型コレ
クタ電極３１間も電気的にしや断状態となる。ここで、
ゲート電極２７に負の過大電圧が印加されると、ＰＮＰ
バイポーラトランジスタは、Ｐ型エミツタ電極２７とＮ
型ベース電極３０間の逆方向印加電圧が大きくなり、し
や断状態が続くが、ＮＰＮバイポーラトランジスタのＮ
型エミツタ電極２７の電圧が負の電圧となるので、Ｐ型
ベース電極２９からＮ型エミツタ電極２７に電流が流れ
、Ｎ型コレクタ電極２６とＮ型エミツタ電極２７間が導
通しＮ型エミツタ電極２７の電圧を零に保持する。次に
ゲート電極２７にＮ型ソース電極３１とＰ型ソース電極
２６間と同電位の正の電圧を印加すると、Ｎ型ドレイン
電極２８とＮ型ソース電極３１間は導通し、Ｐ型ドレイ
ン電極２８とＰ型ソース電極２６間は電気的にしや断状
態となる。また、Ｎ型エミツタ電極２７に対してＰ型ベ
ース電極２９は、Ｎ型ソース電極３１とＰ型ソース電極
２６間の電圧が逆方向に印加されているため、ＮＰＮバ
イポーラトランジスタのＮ型エミツタ電極２７とＮ型コ
レクタ電極２６間はしや断状態であり、Ｐ型エミツタ電
極２１とＮ型ベース電極３０間は同電位となるので、Ｐ
ＮＰバイポーラトランジスタのＰ型エミツタ電極２７と
Ｐ型コレクタ電極３１間もしや断状態となる。ここでゲ
ート電極２７に過大の正の電圧が印加されると、ＮＩ）
ＮバイポーラトランジスタはＮ型エミツタ電極２７とＰ
型ベース電極２９間の逆方向印加電圧が大きくなりしや
断状態が続くが、ＰＮＰバイポーラトランジスタのＰ型
エミツタ電極２７の電圧がＮ型ベース電極３０に対して
正の電圧となるのでＰ型エミツタ電極２７からＮ型ベー
ス電極３０に電流が流れ、Ｐ型エミツタ電極２７とＰ型
］レクタ電極３１間が導通し、Ｐ型工゛ミツタ電極２７
の電圧をＮ型ソース電極３１とＰ型ソース電極２６間の
電圧に保持する。以上、ゲート電極２７の電圧を上記Ｎ
ＰＮ及びＰＮＰバイポーラトランジスタの導通により制
限するものである。
２８とＮ型ソース電極３１間は電気的にしや断状態とな
り、Ｐ型ドレイン電極２８とＰ型ソース電極２６間は導
通する。またＮ型エミツタ電極２７とＰ型ベース電極２
９は同電位となるので、ＮＰＮバイポーラトランジスタ
のＮ型エミツタ電極２７とＮ型コレクタ電極２６間はし
や断状態であり、Ｎ型ベース電極３０はＰ型エミツタ電
極２７に対してＮ型ソース電極３１とＰ型ソース電極２
６間の電圧が逆方向に印加されているため、ＰＮＰバイ
ポーラトランジスタのＰ型エミツタ電極２７とＰ型コレ
クタ電極３１間も電気的にしや断状態となる。ここで、
ゲート電極２７に負の過大電圧が印加されると、ＰＮＰ
バイポーラトランジスタは、Ｐ型エミツタ電極２７とＮ
型ベース電極３０間の逆方向印加電圧が大きくなり、し
や断状態が続くが、ＮＰＮバイポーラトランジスタのＮ
型エミツタ電極２７の電圧が負の電圧となるので、Ｐ型
ベース電極２９からＮ型エミツタ電極２７に電流が流れ
、Ｎ型コレクタ電極２６とＮ型エミツタ電極２７間が導
通しＮ型エミツタ電極２７の電圧を零に保持する。次に
ゲート電極２７にＮ型ソース電極３１とＰ型ソース電極
２６間と同電位の正の電圧を印加すると、Ｎ型ドレイン
電極２８とＮ型ソース電極３１間は導通し、Ｐ型ドレイ
ン電極２８とＰ型ソース電極２６間は電気的にしや断状
態となる。また、Ｎ型エミツタ電極２７に対してＰ型ベ
ース電極２９は、Ｎ型ソース電極３１とＰ型ソース電極
２６間の電圧が逆方向に印加されているため、ＮＰＮバ
イポーラトランジスタのＮ型エミツタ電極２７とＮ型コ
レクタ電極２６間はしや断状態であり、Ｐ型エミツタ電
極２１とＮ型ベース電極３０間は同電位となるので、Ｐ
ＮＰバイポーラトランジスタのＰ型エミツタ電極２７と
Ｐ型コレクタ電極３１間もしや断状態となる。ここでゲ
ート電極２７に過大の正の電圧が印加されると、ＮＩ）
ＮバイポーラトランジスタはＮ型エミツタ電極２７とＰ
型ベース電極２９間の逆方向印加電圧が大きくなりしや
断状態が続くが、ＰＮＰバイポーラトランジスタのＰ型
エミツタ電極２７の電圧がＮ型ベース電極３０に対して
正の電圧となるのでＰ型エミツタ電極２７からＮ型ベー
ス電極３０に電流が流れ、Ｐ型エミツタ電極２７とＰ型
］レクタ電極３１間が導通し、Ｐ型工゛ミツタ電極２７
の電圧をＮ型ソース電極３１とＰ型ソース電極２６間の
電圧に保持する。以上、ゲート電極２７の電圧を上記Ｎ
ＰＮ及びＰＮＰバイポーラトランジスタの導通により制
限するものである。
以上の説明は、Ｎ型シリコン基板を使用した相補型電界
効果半導体装置について行なつたが、Ｐ型シリコン基板
を使用した相補型電界効果半導体装置についても適用で
きる。
効果半導体装置について行なつたが、Ｐ型シリコン基板
を使用した相補型電界効果半導体装置についても適用で
きる。
前述したＳｉＯ２被膜はこれのみに限定するものでなく
電気的絶縁物であればよい。半導体材料としてはシリコ
ンのみに限定するものでなく、ゲルマニウム等他の半導
体材料を用いてもよい。
電気的絶縁物であればよい。半導体材料としてはシリコ
ンのみに限定するものでなく、ゲルマニウム等他の半導
体材料を用いてもよい。
第１図は本発明にかかわる装置の土面図、第２図は第１
図のＡ−Ｎ断面図、第３図゛は本発明にか／かわる装置
の回路図である。 尚、各図において同一符号は同一又は相当部分を示し、
１はＮ型シリコン基板、２はＰ型拡散領域、３はＳｉＯ
２膜、４乃至１３は電極取出し孔、１４乃至１９はＰ型
拡散領域、２０乃至２５はＮ型拡散領域、２６乃至３１
は金属被膜電極である。
図のＡ−Ｎ断面図、第３図゛は本発明にか／かわる装置
の回路図である。 尚、各図において同一符号は同一又は相当部分を示し、
１はＮ型シリコン基板、２はＰ型拡散領域、３はＳｉＯ
２膜、４乃至１３は電極取出し孔、１４乃至１９はＰ型
拡散領域、２０乃至２５はＮ型拡散領域、２６乃至３１
は金属被膜電極である。
Claims (1)
- １ 第２導電型領域を具備した第１導電型半導体基板の
前記基板に第２導電型のソース領域、ドレイン領域及び
上記ソース領域、ドレイン領域間の上記基板表面に絶縁
層を介して設けられたゲート電極とから成る第１の絶縁
ゲート型電界効果トランジスタ、及び前記第２導電型領
域に第１導電型のソース領域、ドレイン領域及び上記ソ
ース領域、ドレイン領域間の上記第２導電型領域表面に
絶縁層を介して設けられたゲート電極とから成る第２の
絶縁ゲート型電界効果トランジスタを設け、上記第１及
び第２絶縁ゲート型電界効果トランジスタのそれぞれの
ドレイン領域及びそれぞれのゲート電極同士を電気的に
接続して成る相補型絶縁ゲート型電界効果半導体に於て
、第１導電型基板に第１導電型の領域を含む領域を形成
し、第１導電型基板と第１導電型の領域を含む領域で構
成されるバイポーラトランジスタの第１導電型基板をコ
レクタとして、第１導電型のエミッタ、第２導電型のベ
ースから成る第１のトランジスタ、及び第２導電型領域
に第２導電型の領域を含む領域を形成し、第２導電型領
域と第２導電型の領域を含む領域で構成されるバイポー
ラトランジスタの第２導電型領域をコレクタとして、第
２導電型のエミッタ、第１導電型のベースから成る第２
のトランジスタをそれぞれ設け、前記第１導電型及び第
２導電型のエミッタを前記ゲート電極と接続するととも
に第１導電型ベースを第１導電型基板に、また第２導電
型ベースを第２導電型領域にそれぞれ接続したことを特
徴とする相補型絶縁ゲート型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50061660A JPS5939902B2 (ja) | 1975-05-22 | 1975-05-22 | 相補型絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50061660A JPS5939902B2 (ja) | 1975-05-22 | 1975-05-22 | 相補型絶縁ゲ−ト型電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51137385A JPS51137385A (en) | 1976-11-27 |
| JPS5939902B2 true JPS5939902B2 (ja) | 1984-09-27 |
Family
ID=13177588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50061660A Expired JPS5939902B2 (ja) | 1975-05-22 | 1975-05-22 | 相補型絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939902B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165969A (ja) * | 1986-01-17 | 1987-07-22 | Sanyo Electric Co Ltd | Ｃｍｏｓ半導体装置 |
-
1975
- 1975-05-22 JP JP50061660A patent/JPS5939902B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51137385A (en) | 1976-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4009483A (en) | Implementation of surface sensitive semiconductor devices | |
| US3999212A (en) | Field effect semiconductor device having a protective diode | |
| US3602782A (en) | Conductor-insulator-semiconductor fieldeffect transistor with semiconductor layer embedded in dielectric underneath interconnection layer | |
| US4000507A (en) | Semiconductor device having two annular electrodes | |
| JPH0441500B2 (ja) | ||
| GB1088795A (en) | Semiconductor devices with low leakage current across junction | |
| US3518750A (en) | Method of manufacturing a misfet | |
| JPS6373564A (ja) | 半導体装置 | |
| US3936862A (en) | MISFET and method of manufacture | |
| JPH0888290A (ja) | 半導体装置およびその使用方法 | |
| JP2854900B2 (ja) | 半導体装置 | |
| JPS6239547B2 (ja) | ||
| JPS6290964A (ja) | 集積回路保護構造 | |
| JPS6211787B2 (ja) | ||
| JPS6359262B2 (ja) | ||
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| JPH01293661A (ja) | 半導体装置 | |
| GB1249812A (en) | Improvements relating to semiconductor devices | |
| JPH025309B2 (ja) | ||
| JP2907504B2 (ja) | 半導体装置 | |
| JPH0237112B2 (ja) | ||
| JP3395282B2 (ja) | 定電圧発生装置 | |
| JPS61129867A (ja) | 半導体装置 | |
| JPH03120830A (ja) | 半導体装置 | |
| JPS6355223B2 (ja) |