JPS5943559A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5943559A JPS5943559A JP57153874A JP15387482A JPS5943559A JP S5943559 A JPS5943559 A JP S5943559A JP 57153874 A JP57153874 A JP 57153874A JP 15387482 A JP15387482 A JP 15387482A JP S5943559 A JPS5943559 A JP S5943559A
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- JP
- Japan
- Prior art keywords
- lead
- tab
- pinch
- tab lead
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はレジンモールド型半導体装１＆に関するもので
ある。
ある。
半導体装置のパッケージとしてレジ２／モールド構造が
多く用いられ”Ｃおり、一般にはリードフレームのタブ
上に半導体素子ベレットす固着し、このベレットとリー
ドフレームのリードとケワイヤ接続ｉ〜だ士でベレット
やｌ／−ド・イ／す一部等シレジンモールド封止してい
７．１．、そして、この場合。
多く用いられ”Ｃおり、一般にはリードフレームのタブ
上に半導体素子ベレットす固着し、このベレットとリー
ドフレームのリードとケワイヤ接続ｉ〜だ士でベレット
やｌ／−ド・イ／す一部等シレジンモールド封止してい
７．１．、そして、この場合。
前述し７たタブはレジンモールド完ｆまではタブリード
にてリードフレームに一体支持させておき。
にてリードフレームに一体支持させておき。
レジンモールドの完了後にこのタブリードな切断１２で
タブ、即ちベレットとリードフレームとシ［気菌に絶縁
するようにしている。
タブ、即ちベレットとリードフレームとシ［気菌に絶縁
するようにしている。
ところで、前記タブリードのｖＪ断ケ各易なものに」−
るため、従来では第１図に示すようにタブリード１の−
・部、つまりレジンモールドにより形成されるパッケー
ジ本体２の外側面に沿う位ＩＲＫ切り欠き四部３を予め
形成１７でおき、モールドの完了後にこの切り欠き四部
３からタブリード１を剪断ずろようにしでいる。図中、
４はタブ、５はフレーム、６はタブ４上に固着したベレ
ット、７は図外のリードに接続するワイヤであろうしか
しながら、この構成によオ］ば５口１１記したｖＪり欠
き四部３．換言すればピンチオフ部はベノク−７５本体
２の外側面に位置して（・るため、タブリードの切断後
にパッケージ本体２の外側面一部には、タブリード１σ
）全厚さ、全幅＝Ｊ法にわたる切断面がｊＨ呈されるこ
とになる。このため、後工程のリード表面処理のｆ’
ＩＩコート処理時に半田の一部がタブリードの切断面に
付着し易く、特に完成された半導体装置の外観不良な引
き起すという問題が生じている。
るため、従来では第１図に示すようにタブリード１の−
・部、つまりレジンモールドにより形成されるパッケー
ジ本体２の外側面に沿う位ＩＲＫ切り欠き四部３を予め
形成１７でおき、モールドの完了後にこの切り欠き四部
３からタブリード１を剪断ずろようにしでいる。図中、
４はタブ、５はフレーム、６はタブ４上に固着したベレ
ット、７は図外のリードに接続するワイヤであろうしか
しながら、この構成によオ］ば５口１１記したｖＪり欠
き四部３．換言すればピンチオフ部はベノク−７５本体
２の外側面に位置して（・るため、タブリードの切断後
にパッケージ本体２の外側面一部には、タブリード１σ
）全厚さ、全幅＝Ｊ法にわたる切断面がｊＨ呈されるこ
とになる。このため、後工程のリード表面処理のｆ’
ＩＩコート処理時に半田の一部がタブリードの切断面に
付着し易く、特に完成された半導体装置の外観不良な引
き起すという問題が生じている。
ｌ〜たが−て本発明の目的は、タブリードピンチオフ部
の露呈面積な「ｉＪ及的に小さくシ２、これによりタブ
リー ド鋸呈面への十８３の付着ケ抑止して外観不良の
発生を防止することができる半導体装置を提供すること
にあるう このよ５／よ１」的を達成するために本発明は、タブリ
ードに形成するピンチオフ部の最小断面位置とパッケー
ジ本体の外側面位桁とを一致させるよ５Ｋｌ￥Ｉ成する
ものである。
の露呈面積な「ｉＪ及的に小さくシ２、これによりタブ
リー ド鋸呈面への十８３の付着ケ抑止して外観不良の
発生を防止することができる半導体装置を提供すること
にあるう このよ５／よ１」的を達成するために本発明は、タブリ
ードに形成するピンチオフ部の最小断面位置とパッケー
ジ本体の外側面位桁とを一致させるよ５Ｋｌ￥Ｉ成する
ものである。
以下１本発明を図示の実捲例により説明１ろ。
第２図は本発明なＩ） Ｉ Ｌ −Ｐ （デュアルイン
ライン型プラスチックモールド）型半導体装置に適用し
た例であり、所謂切断成形前の状態を示し。
ライン型プラスチックモールド）型半導体装置に適用し
た例であり、所謂切断成形前の状態を示し。
第３図にその断面、第４図に完成断面図り示す。
これらの図において、１０は４２アロイ等の金属板ケ打
抜成形したり−ドフレー’Ａでキ、１）、枠状のフレー
ム１ｊど、フ１／−ム１１の略中央に配設し六二方ｌ杉
とりタフ゛Ｉ２と、りブ１２どフレーム１１とな連結す
るタブリードｌ：３と、タブ１２の周囲にそのインカ部
ケ配設し５アウタ部にてフレーム１１に連結された複数
本のリード１４どを（４Ｍえているうそして、前記タブ
１２上には゛１′、導体素子ペレット１５り固着し、こ
のＲＬ極バッドと前記リード１４のイノナ部とタワイヤ
１６にて接続し、ている。また、前記タブリード１３の
長さ方向の一部にはその厚さヤ逆玉角形状に低減させた
ピッチ珂）部１７を形成している。
抜成形したり−ドフレー’Ａでキ、１）、枠状のフレー
ム１ｊど、フ１／−ム１１の略中央に配設し六二方ｌ杉
とりタフ゛Ｉ２と、りブ１２どフレーム１１とな連結す
るタブリードｌ：３と、タブ１２の周囲にそのインカ部
ケ配設し５アウタ部にてフレーム１１に連結された複数
本のリード１４どを（４Ｍえているうそして、前記タブ
１２上には゛１′、導体素子ペレット１５り固着し、こ
のＲＬ極バッドと前記リード１４のイノナ部とタワイヤ
１６にて接続し、ている。また、前記タブリード１３の
長さ方向の一部にはその厚さヤ逆玉角形状に低減させた
ピッチ珂）部１７を形成している。
このようにｌ’ｌ’Ｉｖ成ｌ−たものを１図外のトラン
スファモールド装置によって図示のようにレジンモール
ドＬ 、ハ、７ケージ本体１８を・形成するが、このと
きパッケージ本体１８の外側面１８ａが前記タブリード
１３のピンチオフ部１７に位Ｉ’ｌｌがも七の最小断面
位［ｕ １７ ａに外側面１８ａ位譜が一致するように
して形成するものである。換言すれば、タブリー ド１
３の最も厚さの小さい箇所にパンケージ本体１８の外側
面１８ａが接するように構成するのである。
スファモールド装置によって図示のようにレジンモール
ドＬ 、ハ、７ケージ本体１８を・形成するが、このと
きパッケージ本体１８の外側面１８ａが前記タブリード
１３のピンチオフ部１７に位Ｉ’ｌｌがも七の最小断面
位［ｕ １７ ａに外側面１８ａ位譜が一致するように
して形成するものである。換言すれば、タブリー ド１
３の最も厚さの小さい箇所にパンケージ本体１８の外側
面１８ａが接するように構成するのである。
したがっＣ１このようにｔ＋’￥成した１そ導体装置で
は、タブリード１３をピッチ珂）部１７において切断し
、かつリード１４をフレーム１１と切断しかつ折曲する
等σ刀すｒ謂切断成形を行な−た場合にも、第４図のよ
うにパッケージ本体１８の外側面１８ ａ 一部に露呈
されるタグリード１３の切断面はその最小断面積部位と
なり、露呈面積は極めて小さなものとなる。このため、
後工程の半田コート処理においでリードを十Ｅｌ（ディ
ップした際にタブリー ド１３の絹呈面には半江１が（
９着し廂〔くなり。
は、タブリード１３をピッチ珂）部１７において切断し
、かつリード１４をフレーム１１と切断しかつ折曲する
等σ刀すｒ謂切断成形を行な−た場合にも、第４図のよ
うにパッケージ本体１８の外側面１８ ａ 一部に露呈
されるタグリード１３の切断面はその最小断面積部位と
なり、露呈面積は極めて小さなものとなる。このため、
後工程の半田コート処理においでリードを十Ｅｌ（ディ
ップした際にタブリー ド１３の絹呈面には半江１が（
９着し廂〔くなり。
仮に付着し２でも極めて縦爪の半［Ｈが付着するのにす
ぎなくなろうこれにより、パッケージ本体の外観不良を
・有効に防止し１歩留の向トを図ることができるのであ
る。
ぎなくなろうこれにより、パッケージ本体の外観不良を
・有効に防止し１歩留の向トを図ることができるのであ
る。
ここで、前記実涌ｉ例ではピンチオフ部１７を厚さ方向
に逆三角形状に厚さ低減し７た例な示を−ているが、厚
さ方向の両側に凹部な形成ｌ〜でそのｐ）さな低減させ
でもよく、またその形状は（１（ｌの形状であってもよ
（・。いずれにせよ、タブリードの強度を必要以上に低
下させることｌよくその厚さ或いは幅寸法を低減し、切
断面積の低減な図ることが好ましい。
に逆三角形状に厚さ低減し７た例な示を−ているが、厚
さ方向の両側に凹部な形成ｌ〜でそのｐ）さな低減させ
でもよく、またその形状は（１（ｌの形状であってもよ
（・。いずれにせよ、タブリードの強度を必要以上に低
下させることｌよくその厚さ或いは幅寸法を低減し、切
断面積の低減な図ることが好ましい。
以上のように本発明の半導体装ｌｉｔにょ牙１げ、タブ
リードに股げたピング・埼］部の最小断面位れツとバノ
ケープイ・体の外側面位ＩＦ（とが一致するようにして
モールド１丁な−でいるので、パッケージ本体に１宵呈
されるタブリードの（１〕断面情な可及的に小さくし、
これによりタブリー用・露呈面への半ａＪ等の（＝Ｊ着
を抑制なし・し防Ｉｌ二して外観歩留の向上へ・達成−
することができるという効果を奏する。
リードに股げたピング・埼］部の最小断面位れツとバノ
ケープイ・体の外側面位ＩＦ（とが一致するようにして
モールド１丁な−でいるので、パッケージ本体に１宵呈
されるタブリードの（１〕断面情な可及的に小さくし、
これによりタブリー用・露呈面への半ａＪ等の（＝Ｊ着
を抑制なし・し防Ｉｌ二して外観歩留の向上へ・達成−
することができるという効果を奏する。
図面のｒｌむ単なｄ９明
８￥￥１図は従来の半導体装置の一部断面図。
第２図は本発明の半導体装ｉＦ’４の製造上程途中の斜
視図。
視図。
第３図は第２図のＡＡ線に沿う断面図。
第４図は光域されたｆ導体装置の第：３図と同様の図で
ある。
ある。
１０・・リードフレーノ１，１２・・タブ、１：う・・
・タブリード、１４ リー ド、１５・・・ベレット
、１６・°゛ワイヤ１７ ビンヂオフ部、１７ａ・・・
最小断面位置、１８・・・バック゛−ジ本体、１８ａ・
・・外側面。
・タブリード、１４ リー ド、１５・・・ベレット
、１６・°゛ワイヤ１７ ビンヂオフ部、１７ａ・・・
最小断面位置、１８・・・バック゛−ジ本体、１８ａ・
・・外側面。
代□Ａ １１エ 薄［Ｊ］利碩片７ｊｔ、３゜”（′ド
第 １ 図
第 ２ 図
第 ３ 回
第１頁の続き
■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
ング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １、 タブリードにて支持したタブ上に半導体素子ベレ
ットを固着しかつこれなレジン等にてモールドし゛〔パ
ッケージ本体を構成１〜だ後に前記タブリードな切断す
るようにした半導体装置において。 前記タブリードはその一部にリード厚さ或いは幅寸法な
低減さぜたピンチオフ部ケ設け、このピンチオフ部の最
小断面位置と旧制パッケージ本体の外側面位置とな・一
致さ什るように構成し、たことな特徴とする半導体装置
。 ２ ピンチオフ部はリードのＪｐさ方向に逆三角形状の
四部を形成しＣなる特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153874A JPS5943559A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153874A JPS5943559A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943559A true JPS5943559A (ja) | 1984-03-10 |
Family
ID=15571994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153874A Pending JPS5943559A (ja) | 1982-09-06 | 1982-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128164A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体装置のリ−ドフレ−ム |
| JPS6345397A (ja) * | 1986-08-09 | 1988-02-26 | Tateyama Alum Ind Co Ltd | 電解着色方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS505329U (ja) * | 1973-05-16 | 1975-01-21 |
-
1982
- 1982-09-06 JP JP57153874A patent/JPS5943559A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS505329U (ja) * | 1973-05-16 | 1975-01-21 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128164A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | 半導体装置のリ−ドフレ−ム |
| JPS6345397A (ja) * | 1986-08-09 | 1988-02-26 | Tateyama Alum Ind Co Ltd | 電解着色方法および装置 |
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