JPS5947320B2 - 自動伴奏装置 - Google Patents
自動伴奏装置Info
- Publication number
- JPS5947320B2 JPS5947320B2 JP52023494A JP2349477A JPS5947320B2 JP S5947320 B2 JPS5947320 B2 JP S5947320B2 JP 52023494 A JP52023494 A JP 52023494A JP 2349477 A JP2349477 A JP 2349477A JP S5947320 B2 JPS5947320 B2 JP S5947320B2
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- Japan
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- chord
- circuit
- gate
- counter
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Description
【発明の詳細な説明】
本発明は伴奏鍵盤を１鍵または２鍵押したたけで所定の
複数の伴奏音が得られる自動伴奏装置に関するものであ
る。
複数の伴奏音が得られる自動伴奏装置に関するものであ
る。
従来、伴奏を行なう時メジヤコードならば１度、３度、
５度、セブンスならば１度、３度、５度、短７度のよう
に３鍵あるいは４鍵を押鍵しなければ完全な伴奏音が得
られなかつた。
５度、セブンスならば１度、３度、５度、短７度のよう
に３鍵あるいは４鍵を押鍵しなければ完全な伴奏音が得
られなかつた。
また１鍵で伴奏可能な機種もあるが回路構成上通常２種
類のコードたとえばメジヤ、マイナを指定するのが精々
であつた。
類のコードたとえばメジヤ、マイナを指定するのが精々
であつた。
さらに従来の自動伴奏装置では個別部品、配線数が多い
ため、大規模集積回路（ＬＳＩ）化には不都合であつた
のでこれに適合した回路構成が望まれる。
ため、大規模集積回路（ＬＳＩ）化には不都合であつた
のでこれに適合した回路構成が望まれる。
本発明の目的は伴奏鍵盤をｌ鍵または２鍵押しただけで
所定の複数の伴奏音が得られるＬＳＩ化容易な回路構成
の自動伴奏装置を提供することである。
所定の複数の伴奏音が得られるＬＳＩ化容易な回路構成
の自動伴奏装置を提供することである。
前記目的を達成するため、本発明の自動伴奏装置は伴奏
鍵盤の押鍵により根音信号を出力する和音検出回路、ク
ロック発生器よりのクロックにより動作するカウンタ、
前記和音検出回路の出力と前記カウンタの出力を加算す
る加算器、前記カウンタの出力を設定された和音に応じ
て選択導出する一致ゲート、外部のスイッチより入力さ
れるコード指定信号によつて前記加算器の出力および前
記一致ゲートの出力をコード指定信号の和音に対応する
ように選択する従音指定回路、前記カウンタの出力が該
従音指定回路で選択された一致ゲートの入力条件に一致
したとき前記加算器の出力を読み込み記憶する記憶回路
、および該記憶回路の出力を楽音信号に交換する楽音信
号変換回路を具えたことを特徴とするものである。
鍵盤の押鍵により根音信号を出力する和音検出回路、ク
ロック発生器よりのクロックにより動作するカウンタ、
前記和音検出回路の出力と前記カウンタの出力を加算す
る加算器、前記カウンタの出力を設定された和音に応じ
て選択導出する一致ゲート、外部のスイッチより入力さ
れるコード指定信号によつて前記加算器の出力および前
記一致ゲートの出力をコード指定信号の和音に対応する
ように選択する従音指定回路、前記カウンタの出力が該
従音指定回路で選択された一致ゲートの入力条件に一致
したとき前記加算器の出力を読み込み記憶する記憶回路
、および該記憶回路の出力を楽音信号に交換する楽音信
号変換回路を具えたことを特徴とするものである。
以下本発明を実施例につき詳述する。
第１図は本発明の伴奏装置の実施例の構成を示す全体説
明図である。
明図である。
同図では下鍵盤を伴奏鍵盤として用い本発明の要部であ
るコード発生回路を含んでいる。すなわち、通常の下鍵
盤の伴奏では、下鍵盤キースイッチ４のオンオフにより
開閉回路２を動作させ、音源１からの音を通過させ、ゲ
ート３、フィルタ９、増幅器１０を通して出力する。次
に自動伴奏をする場合は、下鍵盤キースイッチ４の根音
とコードの種類を示す２鍵の押盤によつて、和音検出回
路５で根音およびコードの種類を判別し、その信号を一
方は自動ベース伴奏回路１１に送りベース音を発生させ
、他方は本発明に係るコード発生回路６に送る。コード
発生回路６では根音信号とコード信号により和音信号を
つくり、その和音信号に対応した音を音源１から導く。
コード発生回路６から出力した楽音信号はリズムパルス
発生器８からのパルスによつて制御されるゲートＴを通
して出力される。第２図は第１図のコード発生回路６と
その関連部分の詳細説明図である。
るコード発生回路を含んでいる。すなわち、通常の下鍵
盤の伴奏では、下鍵盤キースイッチ４のオンオフにより
開閉回路２を動作させ、音源１からの音を通過させ、ゲ
ート３、フィルタ９、増幅器１０を通して出力する。次
に自動伴奏をする場合は、下鍵盤キースイッチ４の根音
とコードの種類を示す２鍵の押盤によつて、和音検出回
路５で根音およびコードの種類を判別し、その信号を一
方は自動ベース伴奏回路１１に送りベース音を発生させ
、他方は本発明に係るコード発生回路６に送る。コード
発生回路６では根音信号とコード信号により和音信号を
つくり、その和音信号に対応した音を音源１から導く。
コード発生回路６から出力した楽音信号はリズムパルス
発生器８からのパルスによつて制御されるゲートＴを通
して出力される。第２図は第１図のコード発生回路６と
その関連部分の詳細説明図である。
同図において、伴奏鍵盤として下鍵盤を用いキースイツ
チ回路２１（第１図の４に相当）の２鍵の押鍵によつて
和音検出回路２２（第１図の５に相当）で根音およびコ
ードの種類を判別し、根音信号は加算器２３に送られる
。
チ回路２１（第１図の４に相当）の２鍵の押鍵によつて
和音検出回路２２（第１図の５に相当）で根音およびコ
ードの種類を判別し、根音信号は加算器２３に送られる
。
一方クロツクで１２進カウンタ２５を動作させそのカウ
ンタ出力力坊口算器２３で根音信号と加算され、ＡＮＤ
ゲートと０Ｒゲートの回路で桁上げ制御された加算回路
より成る１６進−１２進変換回路２４を通して４ビツト
１２進数に変換された後、並列分岐してラツチ回路２８
〜３１に送られる。また１２進カウンタ２５の出力は一
致ゲート２６内の１度、短３度、３度、５度、短７度用
の各ＡＮＤゲートに対応する入力条件に一致した時、各
出力ラインにクロツクと同期してパルスを出力し、ラツ
チ回路２８〜３１にそれぞれ送られる。この各ラインの
パルスによつて１６進−１２進変換回路２４の出力が各
ラツチ回路２８〜３１にラツチされる。この場合、ラツ
チ回路２８〜３１に入力する一致ゲート２６の出力を従
音指定回路２Ｔに入力し、たとえば２ビツトのコード指
定信号で制御することにより、ラツチ回路２８〜３１の
組合せがメジヤ（Ｍａｊ）、マイナ（Ｍｉｎ）、セブン
ス（７ｔｈ）等となる。このようにしてラツチ回路２８
〜３１の出力はそれぞれデコーダ３２〜３５で復号化さ
れた後、音名Ｃ．ｃ＃〜Ｂに対応したゲート３６を開き
音源から伴奏音が出力され、第１図のゲートＴに送られ
る。以上はコード発生回路の構成の概要を述ぺたが、さ
らに詳細な動作を説明する。
ンタ出力力坊口算器２３で根音信号と加算され、ＡＮＤ
ゲートと０Ｒゲートの回路で桁上げ制御された加算回路
より成る１６進−１２進変換回路２４を通して４ビツト
１２進数に変換された後、並列分岐してラツチ回路２８
〜３１に送られる。また１２進カウンタ２５の出力は一
致ゲート２６内の１度、短３度、３度、５度、短７度用
の各ＡＮＤゲートに対応する入力条件に一致した時、各
出力ラインにクロツクと同期してパルスを出力し、ラツ
チ回路２８〜３１にそれぞれ送られる。この各ラインの
パルスによつて１６進−１２進変換回路２４の出力が各
ラツチ回路２８〜３１にラツチされる。この場合、ラツ
チ回路２８〜３１に入力する一致ゲート２６の出力を従
音指定回路２Ｔに入力し、たとえば２ビツトのコード指
定信号で制御することにより、ラツチ回路２８〜３１の
組合せがメジヤ（Ｍａｊ）、マイナ（Ｍｉｎ）、セブン
ス（７ｔｈ）等となる。このようにしてラツチ回路２８
〜３１の出力はそれぞれデコーダ３２〜３５で復号化さ
れた後、音名Ｃ．ｃ＃〜Ｂに対応したゲート３６を開き
音源から伴奏音が出力され、第１図のゲートＴに送られ
る。以上はコード発生回路の構成の概要を述ぺたが、さ
らに詳細な動作を説明する。
クロツクで１２進カウンタ２５を動作させ、そのカウン
タ出力が加算器２３で和音検出回路２２から出力される
根音信号と加算されるが、この根音信号は第１表に示す
ように根音Ｃ，ｃ＃， ・・・ ・・・Ｂを４ビツトで
符号化したものである。
タ出力が加算器２３で和音検出回路２２から出力される
根音信号と加算されるが、この根音信号は第１表に示す
ように根音Ｃ，ｃ＃， ・・・ ・・・Ｂを４ビツトで
符号化したものである。
加算器２３の出力は１６進数であるから１６進−１２進
変換回路２４により１２進数に変換される。
変換回路２４により１２進数に変換される。
第２表はこの１６進−１２進変換回路２４の音名による
入力と出力符号を例示したものである。この４ビツト出
力がラツチ回路２８〜３１に送られる。またさらに１２
進カウンタ出力は一致ゲート２６に送られ、一致ゲート
２６の入力条件と一致した時（たとえば第３表に示すよ
うに１２進カウンタ２６の出力が「００００」の時は１
度のＡＮＤゲート、［０１１１」の時は５度のＡＮＤゲ
ートの入力条件と一致する）、各出力ラインにクロツク
と同期してパルスを出力し、ラツチ回路２８〜３１に送
られる。
入力と出力符号を例示したものである。この４ビツト出
力がラツチ回路２８〜３１に送られる。またさらに１２
進カウンタ出力は一致ゲート２６に送られ、一致ゲート
２６の入力条件と一致した時（たとえば第３表に示すよ
うに１２進カウンタ２６の出力が「００００」の時は１
度のＡＮＤゲート、［０１１１」の時は５度のＡＮＤゲ
ートの入力条件と一致する）、各出力ラインにクロツク
と同期してパルスを出力し、ラツチ回路２８〜３１に送
られる。
この各ラインのパルスによつて１６進−１２進変換回路
２４の出力が各ラツチ回路２８〜３１にラツチされる。
この場合、ラツチ回路２８〜３１の前に従音指定回路２
７を設けて、一致ゲート２６の出力と１６進−１２進変
換回路２４の出力をコード指定信号により所望のメジヤ
、マイナ、セブンス等の各種のコードが導出されるよう
に制御する。ここで従音指定回路２７の動作について説
明する。
２４の出力が各ラツチ回路２８〜３１にラツチされる。
この場合、ラツチ回路２８〜３１の前に従音指定回路２
７を設けて、一致ゲート２６の出力と１６進−１２進変
換回路２４の出力をコード指定信号により所望のメジヤ
、マイナ、セブンス等の各種のコードが導出されるよう
に制御する。ここで従音指定回路２７の動作について説
明する。
コード指定信号は２ビツトで示され、外部のスイツチ４
０により指定される。
０により指定される。
コード指定信号「００」の時はＮＡＮＤゲート４１を介
してＡＮＤゲート４２，４３は何れも“０゛となり、Ａ
ＮＤゲート４６は閉じるがインバータ４４を介したＡＮ
Ｄゲート４５は開き、一致ゲート２６の３度のＡＮＤゲ
ートからの出力はＡＮＤゲート４５、０Ｒゲート４７を
通してラツチ回路２９のラツチパルスとなる。またＡＮ
Ｄゲート４２の出力も゛゜０゛なのでラツチ回路３１へ
の入力はオール゛゜０゛であり、短７度をラツチパルス
としたラツチ回路３１の出力はない。一致ゲート２６の
１度と５度のＡＮＤゲートの出力はコード指定信号に関
係ないから、この場合は１度、３度、５度のメジヤコー
ドとなり、それぞれラツチ回路２８，２９，３０の出力
が復号化されて出力される。
してＡＮＤゲート４２，４３は何れも“０゛となり、Ａ
ＮＤゲート４６は閉じるがインバータ４４を介したＡＮ
Ｄゲート４５は開き、一致ゲート２６の３度のＡＮＤゲ
ートからの出力はＡＮＤゲート４５、０Ｒゲート４７を
通してラツチ回路２９のラツチパルスとなる。またＡＮ
Ｄゲート４２の出力も゛゜０゛なのでラツチ回路３１へ
の入力はオール゛゜０゛であり、短７度をラツチパルス
としたラツチ回路３１の出力はない。一致ゲート２６の
１度と５度のＡＮＤゲートの出力はコード指定信号に関
係ないから、この場合は１度、３度、５度のメジヤコー
ドとなり、それぞれラツチ回路２８，２９，３０の出力
が復号化されて出力される。
第３図ａ−ｈは上述のメジヤコードの動作タイミングを
示したものである。
示したものである。
同図のａの１２進カウンタ２５のクロツクに対応し、同
図ｂの加算回路２３の出力がラツチ２８，２９，３０に
送られ、一方一致ゲート２６の出力から従音指定回路２
７のメジヤコード「００」の指定により、同図Ｃ，ｄ，
ｅのラツチ信号１」，３定，５りが選択され、同図Ｆ，
ｇ，ｈに示すように、ラツチ２８，２９，３０に対しＣ
，Ｅ，Ｇ音をそれぞれラツチし、これが復号化され和音
として出力される。次に、コード指定信号が「０１」の
時は、ＡＮＤゲート４３の出力が″Ｆ゛となるのでＡＮ
Ｄゲート４６が開き、短３度のＡＮＤゲートの出力がＡ
ＮＤゲート４６と０Ｒゲート４７を介しラツチ回路２９
のラツチパルスとして送られる。
図ｂの加算回路２３の出力がラツチ２８，２９，３０に
送られ、一方一致ゲート２６の出力から従音指定回路２
７のメジヤコード「００」の指定により、同図Ｃ，ｄ，
ｅのラツチ信号１」，３定，５りが選択され、同図Ｆ，
ｇ，ｈに示すように、ラツチ２８，２９，３０に対しＣ
，Ｅ，Ｇ音をそれぞれラツチし、これが復号化され和音
として出力される。次に、コード指定信号が「０１」の
時は、ＡＮＤゲート４３の出力が″Ｆ゛となるのでＡＮ
Ｄゲート４６が開き、短３度のＡＮＤゲートの出力がＡ
ＮＤゲート４６と０Ｒゲート４７を介しラツチ回路２９
のラツチパルスとして送られる。
この場合も短７度ＡＮＤゲートに対応するラツチ回路３
１の出力はない。オール“゜０゛は押鍵していないこと
を示す。この場合は１度、短３度、５度のマイナコード
となる。最後に、コード指定信号が［１０」の時は、Ａ
ＮＤゲート４３の出力は“゜０”となりＡＮＤゲート４
５が開くので、３度のＡＮＤゲートの出力パルスをＡＮ
Ｄゲート４５、０Ｒゲート４７を通してラツチ回路２９
のラツチパルスとすると同時に、ＡＮＤゲート４２の出
力を゜“１゛としラツチ回路３１へ１６進−１２進変換
回路２４の出力を短７度のＡＮＤゲートの出力パルスに
よつてラツチする。
１の出力はない。オール“゜０゛は押鍵していないこと
を示す。この場合は１度、短３度、５度のマイナコード
となる。最後に、コード指定信号が［１０」の時は、Ａ
ＮＤゲート４３の出力は“゜０”となりＡＮＤゲート４
５が開くので、３度のＡＮＤゲートの出力パルスをＡＮ
Ｄゲート４５、０Ｒゲート４７を通してラツチ回路２９
のラツチパルスとすると同時に、ＡＮＤゲート４２の出
力を゜“１゛としラツチ回路３１へ１６進−１２進変換
回路２４の出力を短７度のＡＮＤゲートの出力パルスに
よつてラツチする。
従つて１度、３度、５度、短７度のセブンスコードとな
る。同様に一致ゲート２６の度数関係のＡＮＤゲートの
組合せを変えればディミニツシユ、オーギユメント等の
コードを得ることも可能である。このような本発明の構
成により伴奏や行なうには、伴奏鍵盤において３鍵また
は４鍵を押さなくても２鍵、たとえばメジヤならば根音
と３度音、マイナならば根音と短３度音、セブンスなら
ば根音と短７度音を押せば、根音とコードの種類を和音
検出回路２２で判別し、これよりコード指定信号を取出
し前述の従音指定回路２７に入力して前述の動作を行な
わせる。
る。同様に一致ゲート２６の度数関係のＡＮＤゲートの
組合せを変えればディミニツシユ、オーギユメント等の
コードを得ることも可能である。このような本発明の構
成により伴奏や行なうには、伴奏鍵盤において３鍵また
は４鍵を押さなくても２鍵、たとえばメジヤならば根音
と３度音、マイナならば根音と短３度音、セブンスなら
ば根音と短７度音を押せば、根音とコードの種類を和音
検出回路２２で判別し、これよりコード指定信号を取出
し前述の従音指定回路２７に入力して前述の動作を行な
わせる。
さらに、ワンフインガ伴奏を行なう場合には、伴奏鍵盤
の１鍵の押鍵によつて和音検出回路２２で根音信号を出
力し、同時に前述の従音指定回路２１に入力するコード
指定信号は外部から与えて前述の動作を行なわせる。
の１鍵の押鍵によつて和音検出回路２２で根音信号を出
力し、同時に前述の従音指定回路２１に入力するコード
指定信号は外部から与えて前述の動作を行なわせる。
従来のワンフインガ伴奏では通常２種のコードすなわち
メジヤ、マイナを指定するのが精々であつたが、本発明
によれば簡単な構成にもかかわらず、メジヤ、マイナ、
セブンス等の各種のコードが得られ効果的に伴奏音が得
られる。以上説明したように、本発明によれば、伴奏鍵
盤において根音とコードを示す２鍵または外部からコー
ド指定信号を与えれば根音の１鍵の押鍵により複数の伴
奏音が得られるから操作が著しく容易となることは明ら
かである。
メジヤ、マイナを指定するのが精々であつたが、本発明
によれば簡単な構成にもかかわらず、メジヤ、マイナ、
セブンス等の各種のコードが得られ効果的に伴奏音が得
られる。以上説明したように、本発明によれば、伴奏鍵
盤において根音とコードを示す２鍵または外部からコー
ド指定信号を与えれば根音の１鍵の押鍵により複数の伴
奏音が得られるから操作が著しく容易となることは明ら
かである。
さらに回路は第２図に示すように、通常の論理回路等よ
り成り配線の数が少なく素子数も少ないので大規模集積
回路（ＬＳＩ）化にも適した小形安価な伴奏装置を実現
することができる。
り成り配線の数が少なく素子数も少ないので大規模集積
回路（ＬＳＩ）化にも適した小形安価な伴奏装置を実現
することができる。
第１図は本発明の伴奏装置の実施例の構成を示す説明図
、第２図は本発明の実施例の要部の詳細説明図、第３図
は第２図の要部の動作波形図であり、図中、１は音源、
２は開閉回路、３，Ｔはゲート、４，２１は下鍵盤キー
スイツチ回路、５，２２は和音検出回路、６はコード発
生回路、８はリズム′々ルス発生器、９はフイルタ、１
０は増幅器、１１は自動ベース伴奏回路、２３は加算器
、２４は１６進−１２進変換回路、２５は１２進カウン
タ、２６は一致ゲート、２Ｔは従音指定回路、２８〜３
１はラツチ回路、３２〜３５はデコーダ、３６は音名ゲ
ートを示す。
、第２図は本発明の実施例の要部の詳細説明図、第３図
は第２図の要部の動作波形図であり、図中、１は音源、
２は開閉回路、３，Ｔはゲート、４，２１は下鍵盤キー
スイツチ回路、５，２２は和音検出回路、６はコード発
生回路、８はリズム′々ルス発生器、９はフイルタ、１
０は増幅器、１１は自動ベース伴奏回路、２３は加算器
、２４は１６進−１２進変換回路、２５は１２進カウン
タ、２６は一致ゲート、２Ｔは従音指定回路、２８〜３
１はラツチ回路、３２〜３５はデコーダ、３６は音名ゲ
ートを示す。
Claims (1)
- １ 伴奏鍵盤に押鍵により根音信号を出力する和音検出
回路、クロック発生器よりのクロックにより動作するカ
ウンタ、前記和音検出回路の出力と前記カウンタの出力
を加算する加算器、前記カウンタの出力を設定された和
音に応じて選択導出する一致ゲート、外部のスイッチよ
り入力されるコード指定信号によつて前記加算器の出力
および前記一致ゲートの出力をコード指定信号の和音に
対応するように選択する従音指定回路、前記カウンタの
出力が該従音指定回路で選択された一致ゲートの入力条
件に一致したとき前記加算器の出力を読み込み記憶する
記憶回路、および該記憶回路の出力を楽音信号に変換す
る楽音信号変換回路を具えたことを特徴とする自動伴奏
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023494A JPS5947320B2 (ja) | 1977-03-04 | 1977-03-04 | 自動伴奏装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52023494A JPS5947320B2 (ja) | 1977-03-04 | 1977-03-04 | 自動伴奏装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108416A JPS53108416A (en) | 1978-09-21 |
| JPS5947320B2 true JPS5947320B2 (ja) | 1984-11-17 |
Family
ID=12112048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52023494A Expired JPS5947320B2 (ja) | 1977-03-04 | 1977-03-04 | 自動伴奏装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947320B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105697U (ja) * | 1980-12-18 | 1982-06-29 | ||
| JPS57105695U (ja) * | 1980-12-18 | 1982-06-29 | ||
| JPS58182698A (ja) * | 1982-04-20 | 1983-10-25 | 京王技研工業株式会社 | コ−ド判別方法及びこれを用いた電子鍵盤楽器 |
| JPH0493892U (ja) * | 1991-01-07 | 1992-08-14 |
-
1977
- 1977-03-04 JP JP52023494A patent/JPS5947320B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108416A (en) | 1978-09-21 |
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