JPH022296B2 - - Google Patents
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- Publication number
- JPH022296B2 JPH022296B2 JP57050405A JP5040582A JPH022296B2 JP H022296 B2 JPH022296 B2 JP H022296B2 JP 57050405 A JP57050405 A JP 57050405A JP 5040582 A JP5040582 A JP 5040582A JP H022296 B2 JPH022296 B2 JP H022296B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resistor
- resistance
- elements
- same
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は互いに整合を必要とする抵抗体を有す
る半導体集積回路装置、特に同一の周辺パターン
分布を要する抵抗体を複数個有する装置の製造方
法に関する。
る半導体集積回路装置、特に同一の周辺パターン
分布を要する抵抗体を複数個有する装置の製造方
法に関する。
半導体集積回路装置における抵抗体はフオトレ
ジスト等を用いた抵抗パターンを写真蝕刻法等に
より形成される。抵抗体の形成は熱拡散法、イオ
ン注入法またドープドオキサイド法等により選択
的に行なわれる。とくに抵抗パターンはマスタパ
ターンを用いてエツチングにより作られる。ボロ
ン、リン、アンチモンおよびヒ素等の不純物を導
入して抵抗領域を形成する方法も取られる。
ジスト等を用いた抵抗パターンを写真蝕刻法等に
より形成される。抵抗体の形成は熱拡散法、イオ
ン注入法またドープドオキサイド法等により選択
的に行なわれる。とくに抵抗パターンはマスタパ
ターンを用いてエツチングにより作られる。ボロ
ン、リン、アンチモンおよびヒ素等の不純物を導
入して抵抗領域を形成する方法も取られる。
電子回路上、特に特性が一致した、即ち整合を
必要とする半導体素子を形成する場合は、従来に
おいては不純物拡散時の層抵抗のばらつきおよび
拡散マスク製作時の素子寸法のばらつきの影響を
考慮して２つ以上の整合素子の配置をできるだけ
隣接させ、かつパターンの形状および方向性を同
一にするように配慮してパターン設計が行なわれ
ていた。
必要とする半導体素子を形成する場合は、従来に
おいては不純物拡散時の層抵抗のばらつきおよび
拡散マスク製作時の素子寸法のばらつきの影響を
考慮して２つ以上の整合素子の配置をできるだけ
隣接させ、かつパターンの形状および方向性を同
一にするように配慮してパターン設計が行なわれ
ていた。
しかしこの配慮だけでは十分な整合が得られな
かつた。これは写真食刻の際のパターン相互の干
渉による素子寸法の設計値に対するずれを補正す
ることが出来ないためと考えられる。すなわち写
真食刻技術においてマスクに描かれたパターンは
密着露光法あるいは投影露光法等によつてシリコ
ン基板上に塗布されたフオトレジスト（感光性樹
脂）に焼き付けられるが、この時素子パターン間
の間隔の広さが異なると、光が照射された部分が
光重合反応を起して硬化し、光が照射されない部
分が現像により除去されるネガタイプのフオトレ
ジストを使用した場合、マスクの暗部が素子パタ
ーンと一致する。従つて並列に並ぶ３個の抵抗体
を形成する際、抵抗パターン以外の部分に光が照
射される。このため平面的にみて左右両端に位置
する抵抗パターンより外側にある露光領域は抵抗
パターンによつてはさまれた部分（中央の抵抗パ
ターンの両側）の露光領域よりも広い。この結果
光の照射量が領域によつて異なつてしまい、外側
の領域には多くの光があたり重合度は密となる
が、パターン間の領域は照射量が少なく重合度が
粗になる。しかも微細化に伴つてパターン間隔が
狭くなる程その重合度は更に小さくなる。従つて
現像時の定着（リンス）処理において十分に重合
されなかつた部分（抵抗パターンによつてはさま
れた部分）が溶解されせまくなつてしまう。一
方、両端に位置する抵抗パターンの外側は十分に
重合されているため、上記の溶解は少ない。従つ
てどうしても中央の抵抗パターンの巾が両端のそ
れよりも広くなつて抵抗値にバラツキが生じてし
まう。
かつた。これは写真食刻の際のパターン相互の干
渉による素子寸法の設計値に対するずれを補正す
ることが出来ないためと考えられる。すなわち写
真食刻技術においてマスクに描かれたパターンは
密着露光法あるいは投影露光法等によつてシリコ
ン基板上に塗布されたフオトレジスト（感光性樹
脂）に焼き付けられるが、この時素子パターン間
の間隔の広さが異なると、光が照射された部分が
光重合反応を起して硬化し、光が照射されない部
分が現像により除去されるネガタイプのフオトレ
ジストを使用した場合、マスクの暗部が素子パタ
ーンと一致する。従つて並列に並ぶ３個の抵抗体
を形成する際、抵抗パターン以外の部分に光が照
射される。このため平面的にみて左右両端に位置
する抵抗パターンより外側にある露光領域は抵抗
パターンによつてはさまれた部分（中央の抵抗パ
ターンの両側）の露光領域よりも広い。この結果
光の照射量が領域によつて異なつてしまい、外側
の領域には多くの光があたり重合度は密となる
が、パターン間の領域は照射量が少なく重合度が
粗になる。しかも微細化に伴つてパターン間隔が
狭くなる程その重合度は更に小さくなる。従つて
現像時の定着（リンス）処理において十分に重合
されなかつた部分（抵抗パターンによつてはさま
れた部分）が溶解されせまくなつてしまう。一
方、両端に位置する抵抗パターンの外側は十分に
重合されているため、上記の溶解は少ない。従つ
てどうしても中央の抵抗パターンの巾が両端のそ
れよりも広くなつて抵抗値にバラツキが生じてし
まう。
一方、ポジ型レジストを使う場合、これは感光
された部分が除去されるので、マスクの明部が抵
抗パターンと一致する。従つてこの場合は露光さ
れるレジスト領域の面積は等しい。しかし抵抗パ
ターンによつて両側がはさまれた暗部に相当する
部分（中央の抵抗パターンの両側）へは隣接する
抵抗パターン（明部）からの光の回り込み、およ
び屈折した光の反射によつてパターン間がせまい
ために相互干渉をうけて不要に露光されてしま
う。一方、両端の抵抗パターンはその外側からの
光の影響を受けないため、不要露光は約半にな
る。その結果やはり中央の抵抗パターンの巾がそ
の両端の抵抗パターンの巾よりも広くなつてしま
い、抵抗値のバラツキが大きくなつてしまう。
された部分が除去されるので、マスクの明部が抵
抗パターンと一致する。従つてこの場合は露光さ
れるレジスト領域の面積は等しい。しかし抵抗パ
ターンによつて両側がはさまれた暗部に相当する
部分（中央の抵抗パターンの両側）へは隣接する
抵抗パターン（明部）からの光の回り込み、およ
び屈折した光の反射によつてパターン間がせまい
ために相互干渉をうけて不要に露光されてしま
う。一方、両端の抵抗パターンはその外側からの
光の影響を受けないため、不要露光は約半にな
る。その結果やはり中央の抵抗パターンの巾がそ
の両端の抵抗パターンの巾よりも広くなつてしま
い、抵抗値のバラツキが大きくなつてしまう。
従つて従来の写真食刻法により例えば同一巾を
持つ３本のスリツトを平行に等間隔で並べた場
合、焼き付けられたレジストパターンでは中央の
スリツトの巾はその両側のスリツトの巾より広く
なる。このように従来整合を必要とする半導体素
子を形成する際考慮したパターンの配置だけでは
希望の整合が取れなくなる。さらにマスク製作時
におけるパターンの転写においても上記現像が起
こりマスクパターン自身も設計通りの寸法が得ら
れなくなり、パターン寸法の設計値からのずれを
増大させることになる。
持つ３本のスリツトを平行に等間隔で並べた場
合、焼き付けられたレジストパターンでは中央の
スリツトの巾はその両側のスリツトの巾より広く
なる。このように従来整合を必要とする半導体素
子を形成する際考慮したパターンの配置だけでは
希望の整合が取れなくなる。さらにマスク製作時
におけるパターンの転写においても上記現像が起
こりマスクパターン自身も設計通りの寸法が得ら
れなくなり、パターン寸法の設計値からのずれを
増大させることになる。
この発明の目的は著しく整合がとれた素子が得
られる構造の半導体集積回路装置の製造方法を提
供するにある。
られる構造の半導体集積回路装置の製造方法を提
供するにある。
本発明によれば互に整合されるべき抵抗体の周
辺パターン分布の条件が同一になるように本来の
抵抗パターンの他に回路上何ら関係ない非抵抗パ
ターンが付加される。
辺パターン分布の条件が同一になるように本来の
抵抗パターンの他に回路上何ら関係ない非抵抗パ
ターンが付加される。
次に図面を参図してこの発明による半導体集積
回路装置の例を説明しよう。
回路装置の例を説明しよう。
第１図は抵抗値が１：２の比であることが要求
される抵抗素子を形成する場合で、同形、同寸法
を持つの拡散抵抗素子Ａ，Ｂ，Ｃが同一間隔で平
行に並べられて半導体基板に形成される。抵抗素
子Ａ，Ｂの各一端部はアルミニウム配線１にコン
タクト部２，３をそれぞれ通じて接続され、他端
部は配線４にコンタクト部５，６をそれぞれ通じ
て接続される。抵抗素子Ｃの両端部はそれぞれコ
ンタクト部６，７を通じて配線８，９に接続され
る。抵抗素子Ａ，Ｂ，Ｃは同形、同寸法であり、
同一不純物濃度であるから、その各抵抗値をＲと
すれば配線１，４間の抵抗値はＲ／２、配線８，
９間の抵抗値はＲとなる。しかしながら従来にお
いては抵抗素子Ａ，Ｂ，Ｃを厳密に同形、同寸法
とすることができなかつた。
される抵抗素子を形成する場合で、同形、同寸法
を持つの拡散抵抗素子Ａ，Ｂ，Ｃが同一間隔で平
行に並べられて半導体基板に形成される。抵抗素
子Ａ，Ｂの各一端部はアルミニウム配線１にコン
タクト部２，３をそれぞれ通じて接続され、他端
部は配線４にコンタクト部５，６をそれぞれ通じ
て接続される。抵抗素子Ｃの両端部はそれぞれコ
ンタクト部６，７を通じて配線８，９に接続され
る。抵抗素子Ａ，Ｂ，Ｃは同形、同寸法であり、
同一不純物濃度であるから、その各抵抗値をＲと
すれば配線１，４間の抵抗値はＲ／２、配線８，
９間の抵抗値はＲとなる。しかしながら従来にお
いては抵抗素子Ａ，Ｂ，Ｃを厳密に同形、同寸法
とすることができなかつた。
この発明においては抵抗素子Ａ，Ｂ，Ｃの周辺
パターン分布が同一になるようにこれ等抵抗素子
Ａ，Ｂ，Ｃと回路的に無関係の浮遊拡散領域D1，
D2が設けられる。拡散領域D1は抵抗素子Ａの素
子Ｂと反対側において素子Ａ，Ｂ間の間隔d1と同
一の間隔d1をもつて互に平行に対向して配され、
かつその長さl1は素子Ａ，Ｂ，Ｃのそれと同一と
される。同様に抵抗素子Ｃの素子Ｂと反対側にお
いて間隔d1を保ち互に平行対向し、長さl1の浮遊
拡散領域D2が設けられる。領域D1，D2の巾は抵
抗素子Ａ，Ｂ，Ｃの巾と同一にする必要はない。
パターン分布が同一になるようにこれ等抵抗素子
Ａ，Ｂ，Ｃと回路的に無関係の浮遊拡散領域D1，
D2が設けられる。拡散領域D1は抵抗素子Ａの素
子Ｂと反対側において素子Ａ，Ｂ間の間隔d1と同
一の間隔d1をもつて互に平行に対向して配され、
かつその長さl1は素子Ａ，Ｂ，Ｃのそれと同一と
される。同様に抵抗素子Ｃの素子Ｂと反対側にお
いて間隔d1を保ち互に平行対向し、長さl1の浮遊
拡散領域D2が設けられる。領域D1，D2の巾は抵
抗素子Ａ，Ｂ，Ｃの巾と同一にする必要はない。
上述の構成によれば抵抗素子Ａ，ＢおよびＣの
各パターンの周辺パターン分布の条件は全く同じ
となり、抵抗素子Ａ，Ｂ，Ｃを形成するためのレ
ジストパターンと同時に浮遊領域D1，D2に対す
るレジストパターンも同時に形成され、このため
露光−現像時に受ける各素子Ａ，Ｂ，Ｃに対する
影響は全く同一となり、同一寸法の抵抗素子Ａ，
Ｂ，Ｃが得られ、素子Ａ，Ｃの各巾より素子Ｂの
巾が大となるようなことはない。
各パターンの周辺パターン分布の条件は全く同じ
となり、抵抗素子Ａ，Ｂ，Ｃを形成するためのレ
ジストパターンと同時に浮遊領域D1，D2に対す
るレジストパターンも同時に形成され、このため
露光−現像時に受ける各素子Ａ，Ｂ，Ｃに対する
影響は全く同一となり、同一寸法の抵抗素子Ａ，
Ｂ，Ｃが得られ、素子Ａ，Ｃの各巾より素子Ｂの
巾が大となるようなことはない。
第２図においては互に平行配列された抵抗素子
Ａ，Ｂの外側に浮遊拡散領域D1，D2を形成し、
この抵抗素子Ａ，Ｂの両端をそれぞれ配線１，４
に接続して並列抵抗とされる。これ等抵抗素子
Ａ，Ｂと離してこれと整合されるべき抵抗素子Ｃ
が形成され、その際、抵抗素子Ｃの両側に浮遊拡
散領域D3，D4が同時に形成される。領域D1素子
Ａ間、素子Ａ，Ｂ間、素子Ｂ領域D2間、素子Ｃ
と領域D3及びD4との各間はすべて同一とされる。
この場合も抵抗素子Ａ，Ｂ，Ｃの寸法を厳密に一
致させることができる。第３図は第１図において
浮遊領域D2の代りに他の素子Ｅが形成された場
合である。素子Ｅ及びＣ間の間隔はd1とされる。
Ａ，Ｂの外側に浮遊拡散領域D1，D2を形成し、
この抵抗素子Ａ，Ｂの両端をそれぞれ配線１，４
に接続して並列抵抗とされる。これ等抵抗素子
Ａ，Ｂと離してこれと整合されるべき抵抗素子Ｃ
が形成され、その際、抵抗素子Ｃの両側に浮遊拡
散領域D3，D4が同時に形成される。領域D1素子
Ａ間、素子Ａ，Ｂ間、素子Ｂ領域D2間、素子Ｃ
と領域D3及びD4との各間はすべて同一とされる。
この場合も抵抗素子Ａ，Ｂ，Ｃの寸法を厳密に一
致させることができる。第３図は第１図において
浮遊領域D2の代りに他の素子Ｅが形成された場
合である。素子Ｅ及びＣ間の間隔はd1とされる。
一例として抵抗パターン巾が10μ、パターン間
隔が10μの場合、東京応化工業(株)のネガレジスト
（OMR−83）を用い、シリコン酸化膜の厚さが
0.7μ、エツチング液としてフツ酸：フツ化アンモ
ニウムが１：６のバツフアードHFで形成した従
来の抵抗体では整合のバラツキが両端と中央とで
２〜５％あつたが、本実施例では１％以内だつ
た。又、上述ではネガタイプのフオトレジストを
用いた場合の例であり、即ち例えば第１図におい
てパターン形成工程の露光−現像後は、パターン
Ａ，Ｂ，Ｃ，D1及びD2の部分にはレジストはな
く、その他の部分に露光されて重合したレジスト
が残つているが、これと逆にパターンＡ，Ｂ，
Ｃ，D1，D2の部分に光照射され、その部分が除
去されるポジタイプフオトレジストを用いる場合
にも本発明は適用される。
隔が10μの場合、東京応化工業(株)のネガレジスト
（OMR−83）を用い、シリコン酸化膜の厚さが
0.7μ、エツチング液としてフツ酸：フツ化アンモ
ニウムが１：６のバツフアードHFで形成した従
来の抵抗体では整合のバラツキが両端と中央とで
２〜５％あつたが、本実施例では１％以内だつ
た。又、上述ではネガタイプのフオトレジストを
用いた場合の例であり、即ち例えば第１図におい
てパターン形成工程の露光−現像後は、パターン
Ａ，Ｂ，Ｃ，D1及びD2の部分にはレジストはな
く、その他の部分に露光されて重合したレジスト
が残つているが、これと逆にパターンＡ，Ｂ，
Ｃ，D1，D2の部分に光照射され、その部分が除
去されるポジタイプフオトレジストを用いる場合
にも本発明は適用される。
第１図は本発明装置の一例である整合を必要と
する２つの抵抗素子を並べて配置した平面図、第
２図は整合を必要とする抵抗素子を単独に配置し
た場合の平面図、第３図は本発明装置の更に他の
例を示す平面図である。 Ａ，Ｂ，Ｃ：半導体素子としての抵抗素子、
D1，D2，D3，D4：浮遊拡散領域。
する２つの抵抗素子を並べて配置した平面図、第
２図は整合を必要とする抵抗素子を単独に配置し
た場合の平面図、第３図は本発明装置の更に他の
例を示す平面図である。 Ａ，Ｂ，Ｃ：半導体素子としての抵抗素子、
D1，D2，D3，D4：浮遊拡散領域。
Claims (1)
- １ 各々が実質的に等しい幅と長さをもつ帯状拡
散領域からなる複数の抵抗体を等間隔で並列に有
し、これら複数の抵抗体の並列配置の外側には前
記抵抗体間の間隔と等しい間隔で前記抵抗体と並
列に配置されて、前記抵抗体の長さ以上の長さを
有する他の素子領域に含まれる拡散領域を有し、
前記複数の抵抗体と前記拡散領域とは同じ製造工
程で同時に形成されることを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050405A JPS5821365A (ja) | 1982-03-29 | 1982-03-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050405A JPS5821365A (ja) | 1982-03-29 | 1982-03-29 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48097567A Division JPS5947463B2 (ja) | 1973-08-29 | 1973-08-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821365A JPS5821365A (ja) | 1983-02-08 |
| JPH022296B2 true JPH022296B2 (ja) | 1990-01-17 |
Family
ID=12857949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050405A Granted JPS5821365A (ja) | 1982-03-29 | 1982-03-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821365A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180519U (ja) * | 1984-10-31 | 1986-05-29 | ||
| JP3028420B2 (ja) * | 1988-09-05 | 2000-04-04 | セイコーエプソン株式会社 | 半導体集積装置 |
| JPH0521718A (ja) * | 1991-07-10 | 1993-01-29 | Mitsubishi Electric Corp | Ｒ−２ｒラダー抵抗装置 |
-
1982
- 1982-03-29 JP JP57050405A patent/JPS5821365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821365A (ja) | 1983-02-08 |
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