JPS5948951A - 半導体保護装置 - Google Patents

半導体保護装置

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JPS5948951A
JPS5948951A JP57159956A JP15995682A JPS5948951A JP S5948951 A JPS5948951 A JP S5948951A JP 57159956 A JP57159956 A JP 57159956A JP 15995682 A JP15995682 A JP 15995682A JP S5948951 A JPS5948951 A JP S5948951A
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Japan
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Katsuji Fujita
藤田　勝治
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Toshiba Corp
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components
    • H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor

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  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は単棚体装置に係り、特に外部ピンと内部素子と
の間に形成され外来サージ入力から内部素子を保護する
ための半う体保護装置に関する。
〔発明の技術的背景とその間融点〕
この種の半導体保護装置としては、Ｍ．　Ｏ　Ｓ　一Ｆ
ＥＴの入力保護ダイオードなどが知られているが、バイ
ポーラトランジスタが形成される半娘体装置においてバ
イポーラトランジスタを川いた保護装置が必要である。
〔発明の目的〕
本発明は上記のり情に鋭みてなされたもので、バイポー
ラトランジスタを用いて正体性お・よび負極性のいずれ
の外来サージ入力に苅し′Ｃも内部素子を保護し得る半
導体保護装置なＩＩ、！供するものである。
〔発明の概要〕
すなわち、本発明の半導体保護装置は、−製電形の半櫨
体基板上に形成された逆櫨電形の第１の領埴土に前記裁
板と同−見重形の第２の領域、を形成し、この第２の領
域内で互いに独立して菌濃度で逆貌電形の第３の領域お
よび第４の領域を設け、この第４の領域と前記第２の領
域とを２個所でそｒしぞれコンタクトによりａ続し、こ
れらのコンタクトのうち前記第３の領域までの抵抗がよ
シ大きい方のコンタクトと上記第３の領域とを接続して
外部ピンに取シ出し、前記残りのコンタクトを半導体装
置の内部素子に接続するようにしたものである。
これにより、負韓性の外来サージが入力して内部素子側
にある程度以上のπｉ流が流れると、（基板、第１のｆ
ＩｊＩ域、第２の領域）、ｉニジなるトランジスタおよ
び（第１の領域、第２の領域、第３の領域）よシ斤るト
ランジスタによりサージ電流が吸収されるようにカシ、
正極慴の外来せ一ジ入力に対１〜ては（第２の領域、第
１の領域、基板）より段るトランジスタによシサージ１
Ｎ、流が吸収されると共に内部素子４１４１１へのサー
ジ入力は前記第４の領域の抵抗によシ制限されるので、
いずれの極性の外来サージ入力から内部素子が保護され
る。
〔発明の実がｑ例〕
以下、図面を８照して本発明の一実施例を詳細に説明す
る。
ｍ　Ｉ　Ｆａｌ（ａｌ　、　ｔｈｌにおいて、１にたと
えばＰ形の半導体基板、２は上冗Ｐ形ハ椴１上に形成さ
れたＮ影領域、３は上記Ｎ影領域２上に形成されたＰ影
領域、４卦よび５は上記Ｐ形領婚３上で互いに独立して
形成された第１のＮ４形側誠および紀２のＮ４形領檀、
６は絶縁）Ｉ奥、７１ｔｉ　６ｉｔ記第１ＯＮ４形領緑
４に対するコンタクト、８啄前記ｆ４．２ＯＮ＋形領域
５のうち上記Ｐｆ！１のＮ４形領ゆに４に近い位置で前
記Ｐ影領域、３に接合したｔ３合部に対するコンタクト
、９は同じ４．前記第２のＮ＋形領領域５うち前記第１
ＯＮ１形領Ｊ俵４に遠い位置で前記Ｐ形領域３に接合し
た接・８′部に苅するコンタクトである。すカわち、第
１のＮ＋形領領域４前記Ｐ形６自熾３内で独立し、第２
のＮ４形領慧５は前記Ｐ影領域３と２個所で接続されて
おり、その２個のコンタクト８゜９から前記第１のＮ４
形領域４の直下までの抵抗の大きさが異なっている。そ
して、上紀糖１のＮ＋形領（８ｊｌ／４−ｉｌでの抵坑
外が大きい方のコンタクト９とｈ’Ｊ　配ｋＺ　１のＮ
＋形碩域４上のコンタクト７とはたとえばアルミニウム
配ｆｆＨ１０にょυ材糾されて半導体装置の外部ピンに
取り出されている。また、前記第１ＯＮ４形領域４−１
：での１１＼：坑外が小さい方のコンタクト８は、アル
ミニウム配線１１により半導体装置の内部素子に接続さ
え１ている。なお、１２は分離領域である。
したがって、上記半導体装１ｉｑの回路接続は第２図に
示すようになり、Ｑｌは（Ｎ形飴城２、Ｐ形ｌｌＩ工ｌ
Ｊ成３、第１のＮ＋フヒ憧ｉＪ成４）が（コレクタ、ベ
ーン、エミッタ）に相当するＮＰＮ形トランジスタ、Ｑ
、は（Ｐ影領域９３、Ｎ形１７ｉ：ｊ第２゜Ｐ形基板１
）が（エミッタ、ペース、コレクタ）に相当するＰＮＰ
形トランジスタｓＱｓは（Ｐ形基板１、Ｎ形＠城２、Ｐ
影付ｊ城３）が（エミッタ、ベース、コレクタ）に七目
当するＰＮＰＮ上形ンジスタである。ここで、Ｐ形基板
１１ｄ接地質位であり、Ｎ影領域２には低インピーダン
スのバイアス電源２ｏに接続される。また、Ｒ，、ｌよ
コンタクト８，９間の第２のＮ１形領域５の抵抗である
。
而して、上記格成の半導体保護装置イにおいて、外部ピ
ン仙）から負１色・４件のサージ軍、圧が加わった場合
（看よ、トランジスタＱ２は非動作状態となシ、第３図
に示すようにトランジスタ。！　。
Ｑ３および抵抗１（１，よりなる回路部分にょシ内スク
Ｑ＋＋ｑ、が共にオン動作して内部素子側に入ろうとす
るサージ１に流を吸」１．Ｖする。な尤＞、Ｖ”　（Ｑ
ｓ）　ｉｊ：　）ランジスタＱＩのペース・エミッタ間
電圧である。
これに対して、外部ビン側から正極性のサージ電圧が加
わった場合には、トランジスタＱ１およびＱ、が非動作
状態となシ、第４図に示すようにサージ入力はトランジ
スタＱ、を通って吸収され、内部素子側に入ろうとする
サージ電流は抵抗Ｒ６により制限されるので、内部素子
が保護される。
々お、本発明は上記実施例に限られるものではなく、基
板、各領域の導電形を上記実施例の逆にしてもよい。
〔発明の効果〕
上述したように本発明の半導体保護装置によれば、バイ
ポーラトランジスタおよび抵抗の組み合せ回路により外
来サージ入力が正極性、負極性のいずれであってもそれ
を吸収して内部素子を保護することができるので、内部
素子にバイポーラトランジスタを有する半導体装置に好
適である。
【図面の簡単な説明】
第１図ｔａ＋　、　（ｂ）は本発明に係る半導体保護装
置の一実施例を示す平面図および断面図、第２図は第１
図の装置の回路図、第３図および第４図はそれぞれ第２
図の回路に負極性、正極性の外来サージが入力したとき
の回路動作を説明するために示す回路図である。 １・・・Ｐ形基板、２・・・Ｎ影領域、３・・・Ｐ影領
域、４．５・・・Ｎ＋形領領域７，８．９・・・コンタ
クト、１０．１１・・・配線。 出願人代理人　弁理士　鈴　江　武　彦第１図 （ａ） （ｂ） Ｐ　　　□１ 第２図

Claims (1)

  1. 【特許請求の範囲】 ＋１）　　’−４−４単形半導板と、この基板上に形成
    され上記基板とは逆導電形の第１の領域と、この第１の
    領域上に形成され前記基板と同−蜘電形の第２の領域と
    、この第２の領域内で互いに独立して形成された高濃度
    で逆鍾宮形の第３の領域訃よび第４の領域と、上記第４
    の領域と第１．２の領域とを２個所で」”Ｉ′ｒ、続す
    る第１コンタクトおよび第２コンタクトと、これらのコ
    ンタクトのうち前記第３の舶載までの抵抗がより大きい
    方のコンタクトと上記第３の領域とを接続し、さらに半
    導体装置の外部ピンに接続される配線と、前記２個のコ
    、ンタクトのうち前記側３の饋ｔａ　ｔその賎抗が小さ
    い方のコンタクトを半導体装ｒり１の１′１部素子に接
    続する配線とを具備することを仕１ｆ徴とする半導体保
    護装置。 （２）前記基板はＰ形、第１の領域はＮ形、＠２の領域
    はＰ形、第３の領域および第４の領域はそれぞれＮ”形
    であることを特徴とする特許 置。
JP57159956A 1982-09-14 1982-09-14 半導体保護装置 Granted JPS5948951A (ja)

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JP57159956A JPS5948951A (ja) 1982-09-14 1982-09-14 半導体保護装置
US06/531,619 US4543593A (en) 1982-09-14 1983-09-13 Semiconductor protective device
DE8383109072T DE3378509D1 (en) 1982-09-14 1983-09-14 Semiconductor protective device
EP83109072A EP0103306B1 (en) 1982-09-14 1983-09-14 Semiconductor protective device

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JPH037144B2 JPH037144B2 (ja) 1991-01-31

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