JPS5951783B2 - プログラマブル・ダウンカウンタ - Google Patents

Description

【発明の詳細な説明】 本発明はプログラマブル・ダウンカウンタ・（以下プロ
ゲラマフブレ・・カウンタと称する）に−砦、その目的
は高い繰返し周波数に応答し１．且つ半導体集積回路（
以下ＩＣと称劣る。

）に適し１だプログラマブル・カウンタ回路を提供する
にある。

、。一般にプログラマブル・カウンタが高い轡返し周波
数に応答する為の阻害となる要素には、１カンタを構成
するフリップ・フロップ（以下ＦＦと称する。

）の伝播による遅延時間やプリセ、ットをかけるための
伝播遅延時間が考えられる。

、 。以下に個々の要素に就いて記載する。

たとえば、２進化Ｎ進カウンタは、ＦＦを数段に構成し
ており、非同期式カウンタに於ては、数段に構成されて
いるカウンタの前段のＦＦが動作し、後段ＯＦＦが順次
作動するので最終段のＦＦが動作するまでに伝播時間が
かかり、２ｎカウンタの場合の最高繰返し周波数ｆｒ
（ｍａ幻は、ｔｐｄ ： ＦＦの伝播遅延時間 Ｐｗ：入力パルスのパルス幅 ｎ：段数 で表わされる。

従って段数が増すにつれ、応答連像は遅くなり多段（７
）ＦＦを構成している場合は、高い繰返し周波数には応
答が困難になる。

同期式カウンタに於ても、多段カウンタになると数多く
のゲートを通すために、 （ゲートの個数）×（ゲート
１個当たりの伝播遅延時間）分だけ遅くなる欠点がある
。

このような伝播遅延時間によるカウンタの最高繰返し周
波数の低下を従来第１図のようなカウンタ回路によって
改善・しているが、カウンタを構成するＦＦにプリセッ
トをかける為のゲート回路を具備する必要があるために
、多段にＦＦを構成し乍場合、ゲート回路の個数が増加
し、周波数応答を低下させる結果となり、カウンタの最
高繰返し周波数には限界があった。

、以下、従来のカラど夕回、路に就いて第１図に基き暉
明する。

：第１図に於て、１は入力端子、２□乃至２ｎは４ビツ
トバイナリカウンタからなるＦＦＩＣｌ３は２：進数の
（０１００）を検出する２検出回路であり、４は２進数
の０を検出する０検出回路である。

５はＤＦＦである。

。ここで、第４図の真理値表に基き説明すると、
表叫ＮビットからなるＸ進ダウンカウンタを示しており
、１６に対する２進数は（００００１０・・・０）であ
り、１個の入力信号が加わると２進数は減算され、１５
に対応する（１１１１０・・・００）の状態となる。

２進数の下位の桁は入力信号が加えられる毎に高い繰返
し周波数に応答し、１０１０１・・・の状態を繰返すが
上位の桁になるにつれ、入力信号は分周されて低周波と
なり上位の桁の出力は、１周期内の初期の計数で出力が
０となる。

ビットＢ５の桁で゛は１からＸまで゛の１周期の内、１
５で゛０出力となる。

このような２進数の計数特性に着目し、上位桁の低速で
動作するカウンタの出力から０を、１周期が完了する前
に検出すると共に、下位桁の高速で動作するカウンタか
ら２検出回路３によって２進数の（０１００）を検出し
、その２検出信号をＤ−ＦＦ５のＤ端子に入力し、入力
端子１からの入力信号に同期したＱ端子からの出力によ
ってＦＦＩＣ２□乃至２ｎを構成する各ＦＦにリセット
をかけている。

然し乍ら、第１図のカウンタ回路に於ては、少ない段数
であって入力信号の周波数が低い場合には、カウンタ回
路を構成する最終段あ周波数と入力信号とが比較的適合
するが、人力信号が高周波数であってカウンタが多段に
なるにられ、固層が生じる。

因に５ビツトからなるパイ仲ノ・カウンタ回路に８ＭＨ
２の入力信号を加えたとき、最終段の出力は入力信号が
分周されて５００ＫＨｚとなる。

従って、最終段のＴ−ＦＦ素子には、Ｔ端子に５ＱＱＫ
Ｈ２の信号が加えられるの６土対し、Ｐ端子には４ＫＨ
ｚのプリセット信号が加えられ、同−ＴｍＦＦにこのよ
うに異なる周波数の信号が入力される。

そこで功つンタを構成するＴ−ＦＦからなる半導体素子
の電気的特性に高い周波数を有する入力信号に合せて設
計する必要が重じる。

勿論フリップフロップの段数が増すに従い、それは顕著
となることは明らかで゛ある。

従ってカウンタ上位桁のＦＦに下位桁のＦＦと同様に高
い周波数に適した素子を使用すれば、カウンタの全体の
形状が著しく大きくなる欠点を有する。

また多段のカウンタに於て：、上位桁のＦＦに低周波数
角のＦＦを使用すれば、カラ１ンタは動作しなくなるこ
とは明らかである。

半導体素子の集積度から鑑みれば、殊にＭＯ３電界効果
型トランジスタ（：こ於て（１、高周波用トランジスタ
になるにつれ著しくゲートが大きくなり、よってドレイ
ン及びソースも大ぎくなる。

この様な素子を多数用いたＦＦＩＣは、非常に大きな面
積を占めることになり、ウェファの面積当たりの集積度
が低下することになる。

本発明の目的は、多段のＦＦからなるプログラマブ・ル
カウンタ回路に関し、カウンタを構成する各分周段の繰
返し周波数に応じた所望の電気的特性を有する半導体素
子によってＦＦＩＣを組み合せて、且つカウンタを構成
する各分周段の繰返し周波数に応じた周波数で各ＦＦに
プリセット信号を加えるプログラマブル・カウンタ回路
を提供するにある。

他の目的は、プログラマブル・カウンタを高速用カウン
タとイ氏速用カウンタに分離してカウンタを構成し、所
望の電気的特性を有するＦＦＩＣを用いることにより、
カウンタの形状を小型にするにある。

更に、プログラマブル・カウンタの半導体集積化にあた
り、ＦＦを低周波数用のＭＯ３電界効果型トランジスタ
を用いてＩＣを形成して、ウェファの面積あたりの半導
体集積度を高めるにある。

以下図示の実施例により、本発明の詳細な説明する。

第２図は本発明の一実施例を示すプログラマブルカウン
タのブロック図であり、第３図はその一実施例を示す回
路図である。

第２図により本発明の詳細な説明する。

１は入力端子であり、２□乃至２ｎは４ビツトバイナリ
カウンタからなるＦＦＩＣであって、数段に構成されて
いる。

３は真理値（０１０００）を検出する２検出回路であり
、４は真理値（００・・・００）を検出する０検出回路
で゛ある。

′５は１）−ＦＦで゛あり、６はＲ８−ＦＦで゛ある。

０検出回路４の出力端子はＲ３−ＦＦ６のＳ端子に接続
され、２検出回路３の出力端子はＤ−ＦＦ５のＤ端子に
接続されるＲ３−ＦＦ６のＱ端子はＦＦＩＣ２□乃至２
ｎのＰ端子と２検出回路３の入力端子に接続されている
。

Ｄ−ＦＦ５のＱ端子はＦＦＩＣ２、のＰ端子とＲ３−Ｆ
Ｆ６のＲ端子に接続され、ＣＬ端子は入力端子に接続さ
れている。

第２図のブロック図を第３図の一実施例で示すと、ＦＦ
ＩＣ２□乃至２ｎは夫々４ビツトのＴ−ＦＦ７、乃至７
４，７５乃至７８・・・・・・７Ｎ−３乃至７Ｎで構成
され、バイナリ−カウンタを構成している。

入力端子１からパルスがプログラマブルカウンタに入力
される。

プログラマブルカウンタを構成するＴ−ＦＦ７□乃至７
Ｎは第４図の真理値表で示すように（１１１・・・・・
・１１）に設定されており、入力端子１にパルスが入力
されると減算されてＸ−１に示すように（０１１１・・
・１１）となる。

順次パルスが入力されて減算され十進数１５のとき（１
１１１００・・・００）となり、更に十進数２のとき（
０１００・・・００）となる。

これは第４図の真理値表から明らかであろう。

ここで、本発明に係るプログラマブルカウンタの動作に
ついて第３図の実施例に基づき説明する。

ｎ個のプリセット可能なプログラマブルカウンタを上位
桁に対応する第１群のＦＦと下位桁に対応する第２群の
ＦＦの２つに区分し、第１群のＦＦ７、乃至７ｎのＱ端
子からの出力かＣで゛あることをＮＯＲ回路からなる０
検出回路４で゛検出し、その信号をＲ３−ＦＦ６のＳ端
子に供給する。

Ｓ端子からの信号を受けＲ３−ＦＦ６のＱ端子から第１
群のＦＦ７．乃至７ＮのＰ端子にプリセット信号を印加
し第１群ＯＦＦをリセットすると同時にＮＯＲ回路から
なる２検出回路３にインバータ回路８を介し信号を印加
する。

また第２群のＦＦ７□乃至７４は、なお高速で動作し減
算されており、ＮＯＲ回路からなる２検出回路３によっ
て１、ＦＦ７□乃至７４が（０１００） となること
を検出し、信号をＤ−ＦＦ５のＤ端子に供給する。

尚、９はＦＦ７２のＱ端子の出力を反転させるインバー
タ回路である。

ＮＯＲ回路３からの検出信号はＤ−ＦＦ５のＤ端子に供
給される。

そして、入力端、子１からパルスがＤ−ＦＦ５のＣＬ端
子に供給さ杵てＩ）−ＦＦ５のＱ端子から第２群のＦＦ
７□乃至ブ。

のＰ端子とＲ３−ＦＦ６のＲ端子にリセット信号が借給
されてプログラマブルカウンタはリセット状態となる。

：第２図に於て、入
力端子１に入力信号が加えられると、ＦＦ１Ｃ２□乃至
２ｎを構成四でいる４ビツトフリツプ・フロップが順次
作動じて、：入力信号は分周される。

このようなプログラマブル・カウンタに於て、下位のビ
ットは高周波の入力信号に対し高速で応答するが、上位
のビットになるに従い、入力信号は分周されるので、カ
ウンタを構成するＦＦは次第に低速で動作する。

従来例に於て説明したが、第４図の真理値表からも明ら
かなように、上位のビットになるに従い出力は１周期の
内、初期の計数で０出力となる。

これを予め検出して、低速で動作するカウンタにプリセ
ットをかける。

フリップ・フロップのＩＣ２、乃至２゜の上位桁のフリ
ップ・フロップの出力をゲート回路からなる０検出回路
４に導いて、出力が０となるのを検出する。

Ｒ３，ＦＦ ６のＳ端子に０検出信号が入力され、Ｒ３
ＦＦ ５のＱ端子からプリセット信号が各フリップ・フ
ロップの上位の桁に入力される。

且つ検出回路３に０検出信号が加えられる。次第にプロ
グラマブル・カウンタは減算されてカウンタ前段のＦＦ
の４ピツトが２進数（ｏｉｏｏ） となったときに、Ｄ
−ＦＦ５のＤ端子に２検出信号が加えられ、次に加えら
れる入力信号に同期して、［）−ＦＦ５のＱ端子から下
位桁の高速で動作するカウンタにプリセットを加える。

それと同時にＲＳフリップ・フロップ６のＲ端子に２検
出信号が加えられ、０検出信号を記憶したＲＳフリップ
・フロップ６にカウンタの一周期が完了した信号と同期
した２検出信号によって、ＲＳフリップ・フロップ６に
リセットをかける。

こめようにしてプログラマブル・カウンタを構成する総
てのフリップ・フロップは、リセット状態となる。

本発明によるプログラマブル・カウンタは、ｎ個のプリ
セット可能なＦＦからなり、該ＦＦを、カウンタ前段の
高速で動作する２検出を行うＦＦとカウンタ後段の低速
で動作する０検出で行うＦＦとに区分する点に特徴を有
し、０出力信号の検出により：前記０検出ＦＦにまた、
２検出信号の検出により１箭記２検出ＦＦにＪそれぞれ
プリセットをかけるものである。

その動作を要すれば、０検出信号をＲ８−ＦＦ６のＳ端
子に入力して該Ｒ８−ＦＦを介し０検出ＦＦに□プリセ
ットをかけ、且つ２検出信号をＤ−ＦＦ５（７）Ｄ端子
に入力し、入力信号をＣＬ端子に入力し、入力信号に周
期した該Ｄ−ＦＦの出力によって、２検出ＦＦにプリセ
ットをかけると共にＲ８−ＦＦ６にリセットをかけ、プ
ログラマブル・カウンタはリセット状態となる。

このように本発明のプログラマブル・カウンタは文力段
に位置する入力信号に応じて高速で動作する２検出ＦＦ
と後段に位置する０検出ＦＦＩＣに分離した構造を有し
ている。

このような入力信号が分周されて低速で動作するカウン
タ後段のＦＦは、一般にカウンタの最高繰返し周波数を
決定する因子である入力信号の伝播遅延時間が顕著とな
り、且つプリセット信号を導入するゲート回路による遅
延時間も問題となるが、しかし、本発明のカウンタ回路
によって所謂カウンタが゛−一周期計数を完了する前に
、即ち上位桁の出力が一周期の計数を完了する前に０出
力となる計数特性を利用して、予め０検出フリツプ・フ
ロップにリセッＩ−をかけることによって、高い繰返し
周波数を有する入力信号にすみやかに応答するプログラ
マブル・カウンタを提供することができる。

本発明に係るプログラマブル・カウンタは高速で動作す
る下位桁のＦＦと低速で動作する上位桁のＦＦに分離し
たカウンタ回路にすることによって、低速カウンタはカ
ウンタの一周期の初期の段階で０出力を検出して、リセ
ット状態になるので、伝播遅延時間の影響は下位桁のみ
となり、多段のカウンタであっても、伝播遅延時間によ
り速度が遅くなることもなく、且つ初期の段階でプリセ
ットがかかるのでプリセットによる遅延も解消され高速
の繰返し周波数を有する入力信号に応答することができ
る。

更に、本発明に係るプログラマブル・カウンタによって
、高速の入力信号に応答するカウンタ前段の下位桁のＦ
Ｆと低速で動作する後段の上位桁のＦＦとに分離してプ
リセットをかけている。

従って、カウンタを構成する各分周段の周波数に応じた
電気的特性を有する素子を用いることができる。

これにより、高速で動作するＦＦは、殊にＭＯ８電界効
果型トランジスタに於ては、一般に面積の大きい素子を
用いるが、低速で動作するＦＦは、面積の小さな素子で
よい。

これによって本発明によるプログラマブル・カウンタ回
路を用いることにより、ＦＦＩＣを小さく構成すること
ができる。

即ち、ウェファ面積あたりの集積度が飛躍的に増加し、
カウンタ全体の形状を小さく構成することが可能となっ
た。

尚、実施例では４ビツトで構成されたＦＦＩＣで示した
が、勿論これに限定するものではない。

殊に本発明のプログラマブル・カウンタは１６進カウン
タ以上の多段のカウンタに効果的な回路であって、所望
により任意の段数のカウンタを構成すればよい。

更に、０検出回路及び２検出回路は、所望の機能を有す
る公知の種々の回路が可能である。

且つ０検出信号並びに２検出信号を処理して各ＦＦにプ
リセット信号を加えるＤ−ＦＦ５或いは、ＲＳフリップ
・フロップ６はこれに限定するものでな。

く、本発明の特徴を満たす機能を有すれば、他の回路の
組み合せによって構成してもよい。

更にまた、プログラマブルカウンタを第１群のＦＦ７．
乃至７Ｎと残りのＦＦ７□乃至７４を第２群として説明
したが、これに限定するものでなく、所要により数個の
群に分離して動作させることも可能である。

無論、２検出回路及び０検出回路をＮＯＲ回路で説明し
たが、他の種々の回路によってもなし得る。

以上のように、本発明に係るプログラマブル・カウンタ
は各段を構成するＦＦの動作特性に応じ、高速で動作す
るＦＦ群と低速で動作するＦＦ群に分離してＦＦ素子を
設計してウェアの集積度を高めることにあり、このよう
に構成されたプログラマブルカウンタを駆動させる回路
として、高速で動作するＦＦ群と低速で動作するＦＦ群
に夫々リセット信号を電気的特性に応じて供給する回路
に特徴を有している。

これによってウェファの集積度を高めることができ、プ
ログラマブルカウンタを小型にすることができ、高い周
波数のパルスの計数に極めて有効なものとなる。

【図面の簡単な説明】

第１図は従来のプログラマブル・ダウンカウンタ第２図
は本発明に係るプログラマブル・ダウンカウンタのブロ
ック図、第３図は第２図の一実施例を示す回路図、第４
図はＢＮビットの２進化Ｘ進カウンタの真理値表である
。 １：入力端子、２□乃至２ｎ：４ピツトバイナリカウン
タからなるＦＦＩＣ，３： ＮＯＲ回路からなる２検出
回路、４：ＮＯＲ回路からなる０検出回路、 ５ ：
Ｄ−ＦＦ、 ６ ： Ｒ３−ＦＦ、 ７□乃至７
Ｎ：住。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも上位桁の第１群と下位桁の第、２群のフ
   リップフロップからなるｎ個のプリセット、可能なプロ
   グラマ７：ル・カウンタに於て、第１．些のフリツブフ
   巳ツブの出力が全て”０“で゛あることを検出して第１
   群のフリップフロップ９をブリ、セットする第１の手段
   と、第２のフリップフロ・ツブが２進数の０１００を検
   出し並びに第１群のフリップフロップがすべて５０“で
   あることを検出する第２の手段とを：有し、第２のフリ
   ツプフロツプ力、ソ進数の０１００であることを記憶す
   ると共に次の・信号の到来で第２．のフリップフロップ
   をプリセットし第１の手段にリセット信号を与えること
   を特徴とするプログラマブル・ダウンカウンタ。