JPS6331131A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPS6331131A JPS6331131A JP61174785A JP17478586A JPS6331131A JP S6331131 A JPS6331131 A JP S6331131A JP 61174785 A JP61174785 A JP 61174785A JP 17478586 A JP17478586 A JP 17478586A JP S6331131 A JPS6331131 A JP S6331131A
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- Japan
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- test
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- test circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路を製造する際のダイソート工
程でテストの対象となる回路パターンが形成された半導
体ウエノ［係シ、特にウェハ上のチップテスト回路部に
関する。
程でテストの対象となる回路パターンが形成された半導
体ウエノ［係シ、特にウェハ上のチップテスト回路部に
関する。
（従来の技術）
半導体集積回路を製造する際のダイソート工程では、第
３図に示すように多数のチップ領域３１毎に回路・苧タ
ーンが形成された半導体ウェハ３０に対して各チップ回
路のテストを行なう。従来、上記ダイソートテストのた
めのテスト回路を各チップ領域内に設ける場合と設けな
い場合とがあった。即ち、たとえば第４図に示すような
マイクロプロセッサ用チップイｌｌＩＣついては、ＲＯ
Ｍ、ＲＡＭ、ランダムロジック部（演算回路、レジスタ
等）のほかにテスト回路を設けておき、ダイソートテス
トに際して外部テスト装置のグローブカードの針先をチ
ップ上の所定の・やラドに当てて外部テスト装置から起
動信号を印加することＫよって、チップ上のテスト回路
を起動させてテスト信号を発生させ、チップ回路の出力
信号とテスト出力期待信号（理論値）とを比較して良否
判定を行なうようにしていた。また、第５図に示すよう
なノアダート用チップ５１については、外部テスト装置
プローブカードの針先をチップ上の入力／４’ツド５２
、出カッ４ツド５３に当てて外部テスト装置からテスト
信号を印加し、出力・やラド５３の出力信号とテスト期
待値信号とを比較して良否判定を行なうようＫしていた
。
３図に示すように多数のチップ領域３１毎に回路・苧タ
ーンが形成された半導体ウェハ３０に対して各チップ回
路のテストを行なう。従来、上記ダイソートテストのた
めのテスト回路を各チップ領域内に設ける場合と設けな
い場合とがあった。即ち、たとえば第４図に示すような
マイクロプロセッサ用チップイｌｌＩＣついては、ＲＯ
Ｍ、ＲＡＭ、ランダムロジック部（演算回路、レジスタ
等）のほかにテスト回路を設けておき、ダイソートテス
トに際して外部テスト装置のグローブカードの針先をチ
ップ上の所定の・やラドに当てて外部テスト装置から起
動信号を印加することＫよって、チップ上のテスト回路
を起動させてテスト信号を発生させ、チップ回路の出力
信号とテスト出力期待信号（理論値）とを比較して良否
判定を行なうようにしていた。また、第５図に示すよう
なノアダート用チップ５１については、外部テスト装置
プローブカードの針先をチップ上の入力／４’ツド５２
、出カッ４ツド５３に当てて外部テスト装置からテスト
信号を印加し、出力・やラド５３の出力信号とテスト期
待値信号とを比較して良否判定を行なうようＫしていた
。
しかし、上記したように各チップ内部にテスト回路を設
けたウェハは、外部テスト装置のテスト信号（パターン
信号）発生回路は簡略化し得るが、テスト回路の分だけ
チップサイズが大きくなシ、ウェハ当りのチップ数が減
少する。また、チップ内部にテスト回路を設けていると
、このテスト回路はユーザにとって不要であるのに、チ
ップ分割後の状態（集積回路として製品化された状態）
でユーザが誤ってテスト回路を起動させるおそれがあシ
、これによってユーザにとって無用の疑問点を抱かせ、
時間的損失を招いてしまうというおそれがある。一方、
前記したように外部テスト装置からテスト信号が印加さ
れるチップ群を有するウェハは、外部テスト装置にテス
ト信号（パターン信号）を発生するための回路を設ける
必要があり、外部テスト装置の負担が重くなる。また、
上述した従来のウェハは、各チップのテストを行なう毎
にテストの対象となるチップにグローブカードの針を当
てるように変更する必要があ）、針の移動および各チッ
プ毎のテスト信号入力のための時間を要することからテ
スト時間が長くかかるという問題があった。
けたウェハは、外部テスト装置のテスト信号（パターン
信号）発生回路は簡略化し得るが、テスト回路の分だけ
チップサイズが大きくなシ、ウェハ当りのチップ数が減
少する。また、チップ内部にテスト回路を設けていると
、このテスト回路はユーザにとって不要であるのに、チ
ップ分割後の状態（集積回路として製品化された状態）
でユーザが誤ってテスト回路を起動させるおそれがあシ
、これによってユーザにとって無用の疑問点を抱かせ、
時間的損失を招いてしまうというおそれがある。一方、
前記したように外部テスト装置からテスト信号が印加さ
れるチップ群を有するウェハは、外部テスト装置にテス
ト信号（パターン信号）を発生するための回路を設ける
必要があり、外部テスト装置の負担が重くなる。また、
上述した従来のウェハは、各チップのテストを行なう毎
にテストの対象となるチップにグローブカードの針を当
てるように変更する必要があ）、針の移動および各チッ
プ毎のテスト信号入力のための時間を要することからテ
スト時間が長くかかるという問題があった。
（発明が解決しようとする問題点）
本発明は、上記したように各チップ内部にダイソートテ
スト回路を設ける場合および各チップ内部にダイソート
テスト回路を設けずに外部テスト装置からテスト信号を
チップに印加する場合におけるそれぞれの問題点を一挙
に解決すべくなされたもので、チップサイズの縮小化に
よりウェハ当シのチップ数の増大化を図９、外部テスト
装置のテスト信号発生のための負担を軽減させ、ダイソ
ートテスト時間の短縮化を図り、チップ分割後における
ユーザによるダイソートテスト回路に対する起動の余地
をなくすることができる半導体ウェハを提供することを
目的とする。
スト回路を設ける場合および各チップ内部にダイソート
テスト回路を設けずに外部テスト装置からテスト信号を
チップに印加する場合におけるそれぞれの問題点を一挙
に解決すべくなされたもので、チップサイズの縮小化に
よりウェハ当シのチップ数の増大化を図９、外部テスト
装置のテスト信号発生のための負担を軽減させ、ダイソ
ートテスト時間の短縮化を図り、チップ分割後における
ユーザによるダイソートテスト回路に対する起動の余地
をなくすることができる半導体ウェハを提供することを
目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体ウェハは、それぞれ集積回路パターンが
形成された製品化のだめの各チップ領域のうち１個また
は複数個にダイソートでスト信号を印加してダイソート
テストを行なうためのダイソートテスト回路部が、上記
製品化のための各チップ領域以外のウェハ上の領域に形
成されてなることを特徴とする。
形成された製品化のだめの各チップ領域のうち１個また
は複数個にダイソートでスト信号を印加してダイソート
テストを行なうためのダイソートテスト回路部が、上記
製品化のための各チップ領域以外のウェハ上の領域に形
成されてなることを特徴とする。
（作用）
ダイソートテストに際して、テスト回路部の入力パッド
および出力・やラドに外部テスト装置のグローブカード
の針を当て、テスト回路部を起動させることによって製
品化のためのチップ領域を１個づつもしくは複数個同時
にテストすることができる。したがって、製品化のため
の各チップ領域はダイソートテスト回路を白鷺する必要
がなく、チップサイズの縮小化、ひいてはウニへ当シの
チップ数の増大化を図ることができ、外部テスト装置の
テスト信号発生のための負担を軽減させることができる
。また、製品化のためのチップ領域の複数個を同時にあ
るいはグローブカードの針を移動させずに順次テストす
るように構成することによって、テスト時間の短縮化を
図ることができる。
および出力・やラドに外部テスト装置のグローブカード
の針を当て、テスト回路部を起動させることによって製
品化のためのチップ領域を１個づつもしくは複数個同時
にテストすることができる。したがって、製品化のため
の各チップ領域はダイソートテスト回路を白鷺する必要
がなく、チップサイズの縮小化、ひいてはウニへ当シの
チップ数の増大化を図ることができ、外部テスト装置の
テスト信号発生のための負担を軽減させることができる
。また、製品化のためのチップ領域の複数個を同時にあ
るいはグローブカードの針を移動させずに順次テストす
るように構成することによって、テスト時間の短縮化を
図ることができる。
また、製品化のための各チップ領域はチップ分割後の状
態ではダイソートテスト回路が含まれていないので、ユ
ーザが誤ってダイソートテスト回路部を起動する余地は
なくなる。
態ではダイソートテスト回路が含まれていないので、ユ
ーザが誤ってダイソートテスト回路部を起動する余地は
なくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は集積回路／４ターンが形成された状態の半導体
ウェハの一部を取シ出してチップ領域とテスト回路部形
成領域との配置関係を示している。
ウェハの一部を取シ出してチップ領域とテスト回路部形
成領域との配置関係を示している。
即ち、１・・・は製品化のためのチップ領域であシ、そ
れぞれのチップ内部にはダイソートテストのためのテス
ト回路（ダイソートテスト回路）を含まない。そして、
チップ領域相互間のチップ分割領域（ダイシングライン
領域）２にダイソートテスト用のダイソートテスト回路
部３（これは、ダイソートテスト回路のほかに、外部テ
スト装置のプローブカードの針を当てて上記テスト回路
を起動させるための信号を印加するための入力パッド、
およびチップ回路からの出力をチェックするための出力
・平ツド、ならびにこれらとチップ領域１内の回路とを
接続するための配線を含む）が形成されている。この場
合、チップ領域１内の回路とテスト回路部３との配線は
、チップ領域１内のパッド１′を通してもよいが、チッ
プ内パッドを通さずに直接に配線してもよい。また、テ
スト回路部３にテスト回路用電源・やラドを設けてもよ
いが、チップ回路の電源配線をテスト回路まで延長して
配線するようにしてもよい。また、テスト回路部３は、
各チップ領域１にそれぞれ対応して形成してもよいが、
テスト効率の向上を図るために複数個（本例では４個）
のチップ領域１毎に対応してダイシングライン領域２内
に設け、上記４個のチップ領域１との間で選択的にテス
ト入力信号、テスト出力信号を授受し得るような選択回
路を備えるようにすれば、テスト回路部３の・臂ツド数
を少なくすることが可能である。また、上記４個のチッ
プ領域ｌにテスト回路部３から同時にテスト入力信号を
印加し、それぞれのテスト出力信号を別々のテスト出力
信号パッドに導出するように形成して上記４個のチップ
領域１を同時にテストし得るようにしてもよい。
れぞれのチップ内部にはダイソートテストのためのテス
ト回路（ダイソートテスト回路）を含まない。そして、
チップ領域相互間のチップ分割領域（ダイシングライン
領域）２にダイソートテスト用のダイソートテスト回路
部３（これは、ダイソートテスト回路のほかに、外部テ
スト装置のプローブカードの針を当てて上記テスト回路
を起動させるための信号を印加するための入力パッド、
およびチップ回路からの出力をチェックするための出力
・平ツド、ならびにこれらとチップ領域１内の回路とを
接続するための配線を含む）が形成されている。この場
合、チップ領域１内の回路とテスト回路部３との配線は
、チップ領域１内のパッド１′を通してもよいが、チッ
プ内パッドを通さずに直接に配線してもよい。また、テ
スト回路部３にテスト回路用電源・やラドを設けてもよ
いが、チップ回路の電源配線をテスト回路まで延長して
配線するようにしてもよい。また、テスト回路部３は、
各チップ領域１にそれぞれ対応して形成してもよいが、
テスト効率の向上を図るために複数個（本例では４個）
のチップ領域１毎に対応してダイシングライン領域２内
に設け、上記４個のチップ領域１との間で選択的にテス
ト入力信号、テスト出力信号を授受し得るような選択回
路を備えるようにすれば、テスト回路部３の・臂ツド数
を少なくすることが可能である。また、上記４個のチッ
プ領域ｌにテスト回路部３から同時にテスト入力信号を
印加し、それぞれのテスト出力信号を別々のテスト出力
信号パッドに導出するように形成して上記４個のチップ
領域１を同時にテストし得るようにしてもよい。
上記実施例の半導体ウェハによれば、ダイソートテスト
に際して、テスト回路部３の入力パッド、出力／４’ツ
ドおよびテスト対象となるチップ領域１のチップ回路の
電源・２ノドに外部テスト装置のプローブカードの針を
当て、チップ回路を作動させると共にテスト回路を起動
させることＫよって、チップ領域１を１個づつあるいは
複数個同時にテストすることができる。したがって、製
品化のための各チップ領域１はダイソートテスト回路を
内蔵する必要がなく、チップサイズの縮小化、ひいては
ウェハ当りのチップ数の増大化を図ることができ、外部
テスト装置のテスト信号発生のための負担を軽減させる
ことができる。また、製品化のためのチップ領域１の複
数個を同時にあるいはプローブカードの針の位置を移動
させずに順次テストすることＫよって、テスト時間の短
縮化を図ることができる。また、製品化のための各チッ
プ領域１はチップ分割後の状態ではダイソートテスト回
路が含まれていないので、ユーザが誤ってダイソートテ
スト回路を起動する余地はなくなる。
に際して、テスト回路部３の入力パッド、出力／４’ツ
ドおよびテスト対象となるチップ領域１のチップ回路の
電源・２ノドに外部テスト装置のプローブカードの針を
当て、チップ回路を作動させると共にテスト回路を起動
させることＫよって、チップ領域１を１個づつあるいは
複数個同時にテストすることができる。したがって、製
品化のための各チップ領域１はダイソートテスト回路を
内蔵する必要がなく、チップサイズの縮小化、ひいては
ウェハ当りのチップ数の増大化を図ることができ、外部
テスト装置のテスト信号発生のための負担を軽減させる
ことができる。また、製品化のためのチップ領域１の複
数個を同時にあるいはプローブカードの針の位置を移動
させずに順次テストすることＫよって、テスト時間の短
縮化を図ることができる。また、製品化のための各チッ
プ領域１はチップ分割後の状態ではダイソートテスト回
路が含まれていないので、ユーザが誤ってダイソートテ
スト回路を起動する余地はなくなる。
なお、本発明は上記実施例に限らず、ダイン−６トチス
ト回路部の具体的構成は種々変形可能であり、そのウェ
ハ上の位置は製品化のためのチップ領域外であればどこ
でもよく、たとえばＭ２図建示すウェハのように製品化
のためのチップ領域ｌ・・・と同じ大きさのダイソート
テスト回路部用チップ領域２１を設けるようにしてもよ
い。この場合、ダイソートテスト回路部用チップ領域２
１に形成したテスト回路部によりその周囲の８個のチッ
プ領域１・・・をテストするように配線している。この
ようなウェハ【よれば、前記実施例とほぼ同様な効果が
得られるほか、ダイソートテスト回路部のスペースが広
くなるのでその／’Ｐターン設計が楽になる。
ト回路部の具体的構成は種々変形可能であり、そのウェ
ハ上の位置は製品化のためのチップ領域外であればどこ
でもよく、たとえばＭ２図建示すウェハのように製品化
のためのチップ領域ｌ・・・と同じ大きさのダイソート
テスト回路部用チップ領域２１を設けるようにしてもよ
い。この場合、ダイソートテスト回路部用チップ領域２
１に形成したテスト回路部によりその周囲の８個のチッ
プ領域１・・・をテストするように配線している。この
ようなウェハ【よれば、前記実施例とほぼ同様な効果が
得られるほか、ダイソートテスト回路部のスペースが広
くなるのでその／’Ｐターン設計が楽になる。
［発明の効果］
上述したように本発明の半導体ウェハによれば、ウェハ
上の製品化のための各チップ領域以外の領域にダイソー
トテスト回路部を形成したので、チップサイズの縮小化
によシウエノヘ当シのチップ数の増大を図り、外部テス
ト装置のテスト信号発生のための負担を軽減させ、ダイ
ソートテスト時間の短縮化を図り、チップ分割後におけ
るユーザによるダイソートテスト回路部に対する誤った
起動の余地をなくすことができるなどの効果が得られる
。
上の製品化のための各チップ領域以外の領域にダイソー
トテスト回路部を形成したので、チップサイズの縮小化
によシウエノヘ当シのチップ数の増大を図り、外部テス
ト装置のテスト信号発生のための負担を軽減させ、ダイ
ソートテスト時間の短縮化を図り、チップ分割後におけ
るユーザによるダイソートテスト回路部に対する誤った
起動の余地をなくすことができるなどの効果が得られる
。
第１図は本発明の一実施例に係る半導体ウェハの一部を
取り出して回路・ぞターンの平面的な配置関係を概略的
に示す図、第２図は同じく他の実施例に係る半導体ウェ
ハの一部を取り出して回路・リーンの平面的な配置関係
を概略的に示す図、第３図は従来の半導体ウェハを概略
的に示す平面図、第４図はダイソートテスト回路を有す
る半導体チップの一例におけるチップ上のブロック構成
を示す図、第５図は従来のダイソートテスト回路を有さ
ない半導体チップの一例におけるチップ上の回路構成を
示す図である。 １・・・製品化のだめのチップ領域、２・・・ダイシン
グライン領域、３・・・ダイソートテスト回路部、２ノ
・・・ダイソートテスト回路部用チップ領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 町−が町巨■町Ｆ冒］Ｆ 第２図
取り出して回路・ぞターンの平面的な配置関係を概略的
に示す図、第２図は同じく他の実施例に係る半導体ウェ
ハの一部を取り出して回路・リーンの平面的な配置関係
を概略的に示す図、第３図は従来の半導体ウェハを概略
的に示す平面図、第４図はダイソートテスト回路を有す
る半導体チップの一例におけるチップ上のブロック構成
を示す図、第５図は従来のダイソートテスト回路を有さ
ない半導体チップの一例におけるチップ上の回路構成を
示す図である。 １・・・製品化のだめのチップ領域、２・・・ダイシン
グライン領域、３・・・ダイソートテスト回路部、２ノ
・・・ダイソートテスト回路部用チップ領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 町−が町巨■町Ｆ冒］Ｆ 第２図
Claims (1)
- それぞれ集積回路パターンが形成された製品化のため
の各チップ領域のうち１個または複数個にダイソートテ
スト信号を印加してダイソートテストを行なうためのダ
イソートテスト回路部が、上記製品化のための各チップ
領域以外のウェハ上の領域に形成されてなることを特徴
とする半導体ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174785A JPS6331131A (ja) | 1986-07-25 | 1986-07-25 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174785A JPS6331131A (ja) | 1986-07-25 | 1986-07-25 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331131A true JPS6331131A (ja) | 1988-02-09 |
Family
ID=15984626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174785A Pending JPS6331131A (ja) | 1986-07-25 | 1986-07-25 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331131A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06230086A (ja) * | 1992-09-22 | 1994-08-19 | Nec Corp | Ｌｓｉのテスト回路 |
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| CN116338440A (zh) * | 2023-05-30 | 2023-06-27 | 四川上特科技有限公司 | 一种半导体散粒芯片测试装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861639A (ja) * | 1981-10-08 | 1983-04-12 | Toshiba Corp | 半導体装置 |
| JPS5952860A (ja) * | 1982-09-20 | 1984-03-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS604234A (ja) * | 1983-06-22 | 1985-01-10 | Toshiba Corp | 集積回路装置 |
-
1986
- 1986-07-25 JP JP61174785A patent/JPS6331131A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861639A (ja) * | 1981-10-08 | 1983-04-12 | Toshiba Corp | 半導体装置 |
| JPS5952860A (ja) * | 1982-09-20 | 1984-03-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS604234A (ja) * | 1983-06-22 | 1985-01-10 | Toshiba Corp | 集積回路装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
| CN116338440A (zh) * | 2023-05-30 | 2023-06-27 | 四川上特科技有限公司 | 一种半导体散粒芯片测试装置 |
| CN116338440B (zh) * | 2023-05-30 | 2023-08-01 | 四川上特科技有限公司 | 一种半导体散粒芯片测试装置 |
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