JPS595371A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPS595371A JPS595371A JP57114416A JP11441682A JPS595371A JP S595371 A JPS595371 A JP S595371A JP 57114416 A JP57114416 A JP 57114416A JP 11441682 A JP11441682 A JP 11441682A JP S595371 A JPS595371 A JP S595371A
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- JP
- Japan
- Prior art keywords
- memory control
- request
- memory
- requests
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のメモリ制御要求に対して優先度を必要と
しないメモリ制御方式忙関する。
しないメモリ制御方式忙関する。
従来のメモリ制御方式では、複数のメモリ制御要求が同
時に発生した場合の誤動作を防ぐために、各々の要求に
優先度を付けておシ、その優先度を判断するための時間
が必要であった。
時に発生した場合の誤動作を防ぐために、各々の要求に
優先度を付けておシ、その優先度を判断するための時間
が必要であった。
例えば、ダイナミック型ランダム・アクセス・メモリを
先入れ先出しくＦｔｐＯ）メモリとして使用したい場合
にも、リフレッシュ要求、リード要求、ライト要求の３
つの制御要求を考慮して優先度を設計しなけれはならな
かった。リード要求がライト要求よシも使用頻度が高い
と仮定すると、一般的にはり７レツシ瓢要求〉リード要
求〉ライト要求の条件で優先度が決められる。即ち、リ
フレッシュ要求が最も高い優先度になっており、次にリ
ード要求、そしてライト要求が最も低い優先度になる。
先入れ先出しくＦｔｐＯ）メモリとして使用したい場合
にも、リフレッシュ要求、リード要求、ライト要求の３
つの制御要求を考慮して優先度を設計しなけれはならな
かった。リード要求がライト要求よシも使用頻度が高い
と仮定すると、一般的にはり７レツシ瓢要求〉リード要
求〉ライト要求の条件で優先度が決められる。即ち、リ
フレッシュ要求が最も高い優先度になっており、次にリ
ード要求、そしてライト要求が最も低い優先度になる。
このような考え方で設計されている従来のメモリ制御回
路を第１図に示す。信号線１０，１１．１２には各々リ
フレッシュ要求、リード要求、ライト要求信号が入力さ
れる。Ｄ型フリップフロップ１３はリフレッシュ要求の
受付けを行うもので、前記信号線】０からリフレッシュ
要求信号が入力されると、所定のクロックでセットされ
る。前記り型フリップフロップ１３の出力ＱＶ次段のリ
フレッシュ・セレクトＤ型フリップ７０ツブ１４に入力
する。そして次のクロックで前配り７レツシ五・セレク
トＤ型フリップフロップ１４をセットし、その出力Ｑに
よってリフレッシ瓢動作のメモリ制御を行う。またＤ型
フリップフロップ】５けリード要求の受付を行うもので
、リード要求信号が入力されると所定のクロックでセッ
トする。前記り型フリップフロップ１５の出力ＱはＡＮ
Ｄゲート１６を経て、リード要求セレクトＤ型フリップ
フロップ１７に入力される。前記ＡＮＤゲート１６はリ
フレッシュ要求信号がない場合（前記リフレッシュ受付
り型フリップフロップ１３の出カフ５ＦＨ”のとき）に
リード要求を選択するためのゲートでリード要求セレク
トＤ型フリップフロップ１７はセットされ、その出力Ｑ
でリード動作のメモリ制御を行う。また、Ｄ型フリップ
フロップ１８はライト要求信号（信号線１２）を所定の
クロックで受付け、その出力ＱはＡＮＤゲート１９を経
て、ライト要求セレクトＤ型フリップフロップ２０に入
力される。なおＡＮＤゲート１９はリフレッシュ要求お
よびリード要求がない場合のみライト要求を選択するた
めのものである。そして次のクロックでライト要求セレ
クトＤ型フリップフロップ２０がセットされると、その
出力Ｑでライト動作のメモリ制御を行う。
路を第１図に示す。信号線１０，１１．１２には各々リ
フレッシュ要求、リード要求、ライト要求信号が入力さ
れる。Ｄ型フリップフロップ１３はリフレッシュ要求の
受付けを行うもので、前記信号線】０からリフレッシュ
要求信号が入力されると、所定のクロックでセットされ
る。前記り型フリップフロップ１３の出力ＱＶ次段のリ
フレッシュ・セレクトＤ型フリップ７０ツブ１４に入力
する。そして次のクロックで前配り７レツシ五・セレク
トＤ型フリップフロップ１４をセットし、その出力Ｑに
よってリフレッシ瓢動作のメモリ制御を行う。またＤ型
フリップフロップ】５けリード要求の受付を行うもので
、リード要求信号が入力されると所定のクロックでセッ
トする。前記り型フリップフロップ１５の出力ＱはＡＮ
Ｄゲート１６を経て、リード要求セレクトＤ型フリップ
フロップ１７に入力される。前記ＡＮＤゲート１６はリ
フレッシュ要求信号がない場合（前記リフレッシュ受付
り型フリップフロップ１３の出カフ５ＦＨ”のとき）に
リード要求を選択するためのゲートでリード要求セレク
トＤ型フリップフロップ１７はセットされ、その出力Ｑ
でリード動作のメモリ制御を行う。また、Ｄ型フリップ
フロップ１８はライト要求信号（信号線１２）を所定の
クロックで受付け、その出力ＱはＡＮＤゲート１９を経
て、ライト要求セレクトＤ型フリップフロップ２０に入
力される。なおＡＮＤゲート１９はリフレッシュ要求お
よびリード要求がない場合のみライト要求を選択するた
めのものである。そして次のクロックでライト要求セレ
クトＤ型フリップフロップ２０がセットされると、その
出力Ｑでライト動作のメモリ制御を行う。
第２図は上記に示した従来のメモリ制御回路において、
リフレッシュ要求、リード要求、ライト要求が同時に発
生した場合のメモリ動作を示す。
リフレッシュ要求、リード要求、ライト要求が同時に発
生した場合のメモリ動作を示す。
Ｔａは優先度選択時間であシ、各動作の前にクロックの
１サイクル分がとられている。Ｔｂはメモリ制御実行時
間であり、各動作にクロックの２サイクル分がとられて
いる。
１サイクル分がとられている。Ｔｂはメモリ制御実行時
間であり、各動作にクロックの２サイクル分がとられて
いる。
従来のメモリ制御回路において、優先度の高い使用要求
の頻度が高く、優先度の低い使用要求が満たされかいと
きに次のような問題を生じる。例えばダイナミックＲＡ
Ｍを先入れ先出しくＦｉＦＯ）メモリとして用いるとき
、第１図のメモリ制御回路ではリード要求優先となるた
め、リード要求の使用頻度がメモリ・サイクルに対して
１００％に近いときに、ライト要求がなかなか満足され
なくなり、先入れ先出しく Ｆ ｉ Ｆ Ｏ）メモリと
してはアンタ゛−フリーになりやすい。したがって、リ
ード・ライト要求に対して優先度の平滑化を考慮する必
要も生じることになる。
の頻度が高く、優先度の低い使用要求が満たされかいと
きに次のような問題を生じる。例えばダイナミックＲＡ
Ｍを先入れ先出しくＦｉＦＯ）メモリとして用いるとき
、第１図のメモリ制御回路ではリード要求優先となるた
め、リード要求の使用頻度がメモリ・サイクルに対して
１００％に近いときに、ライト要求がなかなか満足され
なくなり、先入れ先出しく Ｆ ｉ Ｆ Ｏ）メモリと
してはアンタ゛−フリーになりやすい。したがって、リ
ード・ライト要求に対して優先度の平滑化を考慮する必
要も生じることになる。
本発明は上記従来の欠点に鑑み、同時に起こる複数のメ
モリ制御要求に対して、各々の制御要求に対応した位相
の異なるクロックで受付けを行うことで、優先度を考慮
することなく、複数制御要求のどれか１つを選択し、次
のメモリ・サイクルでは他の制御要求を選択すると共に
制御要求選択時間を短縮するメモリ制御方式を提供する
ことを目的とするものである。
モリ制御要求に対して、各々の制御要求に対応した位相
の異なるクロックで受付けを行うことで、優先度を考慮
することなく、複数制御要求のどれか１つを選択し、次
のメモリ・サイクルでは他の制御要求を選択すると共に
制御要求選択時間を短縮するメモリ制御方式を提供する
ことを目的とするものである。
そしてこの目的は本発明によれば、複数のメモリ制御要
求を受付は保持するメモリ制御要求受付は手段と、メモ
リ制御要求とメモリ制御信号の反転信号とからサイクリ
ックにメモリ制御要求を選択するメモリ制御要求選択手
段と、選択されたメモリ制御要求と対応する異る位相の
クロック信号によりメモリ制御信号を発生するメモリ制
御信号発生手段、メモリ制御信号によりリフレッシ為動
作、リード動作又はライト動作を実行するメモリとから
なり、同時に複数のメモリ制御要求が発生してもメモリ
制御選択時間を短縮できるようにしたメモリ制御方式を
提供することによって達成される。
求を受付は保持するメモリ制御要求受付は手段と、メモ
リ制御要求とメモリ制御信号の反転信号とからサイクリ
ックにメモリ制御要求を選択するメモリ制御要求選択手
段と、選択されたメモリ制御要求と対応する異る位相の
クロック信号によりメモリ制御信号を発生するメモリ制
御信号発生手段、メモリ制御信号によりリフレッシ為動
作、リード動作又はライト動作を実行するメモリとから
なり、同時に複数のメモリ制御要求が発生してもメモリ
制御選択時間を短縮できるようにしたメモリ制御方式を
提供することによって達成される。
以下本発明実施例を図面によって詳述する。第３図は本
発明のメモリ制御方式を示す図であり、第４図は本発明
のメモリ制御方式におけるメモリ制御回路の構成を示す
図であり、第５図は本発明によるメモリ制御動作を示す
図である。
発明のメモリ制御方式を示す図であり、第４図は本発明
のメモリ制御方式におけるメモリ制御回路の構成を示す
図であり、第５図は本発明によるメモリ制御動作を示す
図である。
第３図において、ｌはメモリ制御信号によりリフレッシ
ュ動作、リード動作、ライト動作を実行するメモリ、２
は複数のメモリ制御要求を受は付は保持するＤＷフリッ
プフロップからなるメモリ制御要求受付は手段、３は複
数のメモリ制御信号の反転信号と、保持された複数のメ
モリ制御要求信号とからサイクリックにメモリ制御要求
を選択するＡＮＤゲートからなるメモリ制御要求選択手
段、４は複数のメモリ制御要求信号に対応している異る
位相のクロック信号によシ、さきに選択されたメモリ制
御を指令するＤ型フリップフ四ツブからなるメモリ制御
信号発生手段である６次に１上記メモリ制御要求受付は
手段２、メモリ制御要求選択手段３及びメモリ制御信号
発生手段４とからなるメモリ制御回路の具体的構成を第
４図に示すｅ 信号線３０，３６．４２に各々リフレッシ器要求、リー
ド要求、ライト要求が入力される。す７レツシエ要求に
ついての回路動作を次に説明する。
ュ動作、リード動作、ライト動作を実行するメモリ、２
は複数のメモリ制御要求を受は付は保持するＤＷフリッ
プフロップからなるメモリ制御要求受付は手段、３は複
数のメモリ制御信号の反転信号と、保持された複数のメ
モリ制御要求信号とからサイクリックにメモリ制御要求
を選択するＡＮＤゲートからなるメモリ制御要求選択手
段、４は複数のメモリ制御要求信号に対応している異る
位相のクロック信号によシ、さきに選択されたメモリ制
御を指令するＤ型フリップフ四ツブからなるメモリ制御
信号発生手段である６次に１上記メモリ制御要求受付は
手段２、メモリ制御要求選択手段３及びメモリ制御信号
発生手段４とからなるメモリ制御回路の具体的構成を第
４図に示すｅ 信号線３０，３６．４２に各々リフレッシ器要求、リー
ド要求、ライト要求が入力される。す７レツシエ要求に
ついての回路動作を次に説明する。
（以下、リード要求、ライト要求については同様の動作
なので説明は省略する。） まず、リフレッシ器要求（信号線３０）をＤ型クリップ
３１が受付ける。その出力はＡＮＤゲート３２を経て、
リフレッシュ・セレクトＤ型フリップフロップ３４に入
力される。なおＡＮＤゲート３２は前のサイクルでリー
ドまたはライト動作をしていない場合にのみリフレッシ
ュ要求を選択する役目をする。Ｄ型フリップフロップ３
４は位相φ１の基本クロックで選択されたリフレッシュ
要求信号をセットする。そして、その出力Ｑを使って基
本クロックφ１を基にリフレッシュ動作を行う。
なので説明は省略する。） まず、リフレッシ器要求（信号線３０）をＤ型クリップ
３１が受付ける。その出力はＡＮＤゲート３２を経て、
リフレッシュ・セレクトＤ型フリップフロップ３４に入
力される。なおＡＮＤゲート３２は前のサイクルでリー
ドまたはライト動作をしていない場合にのみリフレッシ
ュ要求を選択する役目をする。Ｄ型フリップフロップ３
４は位相φ１の基本クロックで選択されたリフレッシュ
要求信号をセットする。そして、その出力Ｑを使って基
本クロックφ１を基にリフレッシュ動作を行う。
メモリ・アクセス終了後クロックφ、に同期したリセッ
ト信号（信号線３５）によってＤｆｉフリップフロヅプ
３１．３４をクリアし、リフレッシュ動作を終わる。
ト信号（信号線３５）によってＤｆｉフリップフロヅプ
３１．３４をクリアし、リフレッシュ動作を終わる。
第４図には本発明によるメモリの複数同時制御要求の場
合の例を示す。
合の例を示す。
時刻Ｔ、で複数制御要求が発生すると、まず基本クロッ
クφ、ＩＣ対応したライト要求か選択され、次に基本タ
ロツクφ１に同期してリフレッシュ要求、最稜に基本ク
ロックφ！に同期してリード要求が選ばれる。第２図忙
示された動作と比較すると、制御要求を選択する時間Ｔ
ｔ４．１／３に短縮され、かつライＦ動作終了後またラ
イト要求が、例えば時刻Ｔ！に入力されても、リフレッ
シュ動作、リード動作終了後にライト要求が選択される
ので、各々の制御要求は遅くともメモリ・サイクルの２
サイクル分以内で必ず満たされる。
クφ、ＩＣ対応したライト要求か選択され、次に基本タ
ロツクφ１に同期してリフレッシュ要求、最稜に基本ク
ロックφ！に同期してリード要求が選ばれる。第２図忙
示された動作と比較すると、制御要求を選択する時間Ｔ
ｔ４．１／３に短縮され、かつライＦ動作終了後またラ
イト要求が、例えば時刻Ｔ！に入力されても、リフレッ
シュ動作、リード動作終了後にライト要求が選択される
ので、各々の制御要求は遅くともメモリ・サイクルの２
サイクル分以内で必ず満たされる。
以上、詳細に説明したように１本発明によれば、複数同
時にメモリ制御要求が発生した場合でも異なる位相クロ
ックを使うことで若干の回路変更で制御要求の優先度を
決める回路もいらず、制御選択時間の短縮でメモリの使
用頻度を上げることができる。
時にメモリ制御要求が発生した場合でも異なる位相クロ
ックを使うことで若干の回路変更で制御要求の優先度を
決める回路もいらず、制御選択時間の短縮でメモリの使
用頻度を上げることができる。
第１図は従来のメモリ制御回路を説明するための図、第
２図は従来のメモリ制御回路によるメモリ制御動作を説
明するための図、第３図は本発明によるメモリ制御方式
を説明するための図、第４図は本発明のメモリ制御方式
におけるメモリ制御回路を説明するための図、第５図は
本発明忙おけるメモリ制御回路によるメモリ制御動作を
説明するための図である。 １・・・メモリ、２・・・メモリ制御要求受付は手段、
３・・・メモリ制御要求選択手段、４・・・メモリ制御
信号発生手段。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 す１図 才２図 才３図
２図は従来のメモリ制御回路によるメモリ制御動作を説
明するための図、第３図は本発明によるメモリ制御方式
を説明するための図、第４図は本発明のメモリ制御方式
におけるメモリ制御回路を説明するための図、第５図は
本発明忙おけるメモリ制御回路によるメモリ制御動作を
説明するための図である。 １・・・メモリ、２・・・メモリ制御要求受付は手段、
３・・・メモリ制御要求選択手段、４・・・メモリ制御
信号発生手段。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 す１図 才２図 才３図
Claims (1)
- 複数のメモリ制御要求を受付は保持するメモリ制御要求
受付は手段と、メモリ制御要求とメモリ制御信号の反転
信号とからサイクリックにメそり制御要求を選択するメ
モリ制御要求選択手段と、選択されたメモリ制御要求と
対応する異る位相のクロック信号によシメモリ制御信号
を発生するメモリ制御信号発生手段、メモリ制御信号に
よりす７レツシ工動作、リード動作又はライト動作を実
行するメモリとからなシ、同時に複数のメモリ制御要求
が発生してもメモリ制御選択時間を短縮できるようにし
たメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114416A JPS595371A (ja) | 1982-06-30 | 1982-06-30 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114416A JPS595371A (ja) | 1982-06-30 | 1982-06-30 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595371A true JPS595371A (ja) | 1984-01-12 |
Family
ID=14637145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114416A Pending JPS595371A (ja) | 1982-06-30 | 1982-06-30 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595371A (ja) |
-
1982
- 1982-06-30 JP JP57114416A patent/JPS595371A/ja active Pending
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