JPS5953964A - 並列画像プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、画像データを〜Ｉ（列に処理する並列画像プ
ロセッサに関する。

一般にディジタル画像処理において、画像の２次元的広
が９のため処理すべき画１象データが膨大となり非贋に
処理時間がかかるという問題がある。

このため１而１象データを多くのプロセッサモジュール
を設けて並列に処理させる並列面１象プロセッサが開発
されてきている。

並列画像プロセッサの１つの方式として、第１図に示す
ように、処理対象の画像データを構成する画面を洛子状
のｍ　Ｘ　ｎの部分画面に分割し、各部分画面（ｉ、ｊ
）に対応して、ローカルメモリ（以下ＬＭと略す）３及
びローカルプロセッサ（以下ＬＰと略す）４から構成さ
れるプロセッサモジュール（以下ＰＭと略す）２を割当
て、並列処理させる方式がある。画像データは管理プロ
セッサ（以下ＣＰと１略す）１から入出力ＢＵＳ５を介
して与えられる。

このような構成において、ＬＭ３（ｉ、ｊ）に部分画面
（ｉ、ｊ）の画像データしか記を意されていない、嚇合
には、２次元コンボリューションのように周辺の画像デ
ータを必要とする局所近傍演算の結果が全ての部分画面
に対して正研に求められない問題があった。

例えば、第２図に示すように、Ａを中心に上下左５５つ
ずつの画像データＢによりＡの位置に対応する画像デー
タを処理する１　１ＸＩ　１の２次元コンボリューショ
ンの場合、 ｇ（ｘ、ｚ）＝　　Σ　ｆ（ｘ−に、Ｚ−ｚ）−１ｖ（
ｋ＋ｚ、Ｊｋｌｌｐ−Ｓ　＋　−５ 屯しｆ（ｘ、ｚ）　　：処理対象画像ノ′−タｇ（Ｘ、
ｚ）：コンボリューション出力Ｗ（ｋ、、Ｃ）　　：コ
ンボリューション係数を解いて、コンボリューション出
力ｆ得る為には、部分画面（ｉ、ｊ）以外のデータを用
いなければならない。しかし、各ローカルプロセッサは
、部分画面（ｉ、ｊ）以外のデータを待たない為、デー
タネ十分の計尊になり正確な解答を得られない。

そこで、従来このような問題点を解決する為の手段とし
て、ＰＭ２　（ｉ、ｊ）を隣接する８つのＰＭ２（ｉ　
　１．ｊ−ｉ）ｔ（ｉ、、１−１）。

（ｉ＋Ｌ　ｊ−１）＋　（ｉ−１，７）、（ｉ十Ｌｊ）
、（ｉ−１，ｊ＋１）、（ｉ、ｊ＋ｉ）。

（ｉ＋１．ｊ＋１　）と接続し、必要に応じて隣接ＰＭ
２とデータ交換を行う構成をとることが考えられている
。しかし、このような構成では、信号、！ｊ！構成及び
データ交換手段が複雑になる欠点があった。

本発明の目的は、部分画面対応して設けられたプロセッ
サモジュールによる並列画像プロセッサにおいて、局所
近傍演算の実行に際して隣接プロセッサモジュールとの
交信を不要とした並列画像プロセッサを提供することに
ある。

本発明は、管理プロセッサから入出力ＢＵＳを介する画
像データ転送時に、各プロセッサモジュールのローカル
メモリに対象部分画面及びその周辺の近傍画像データを
格納したものである。

以ド、本発明の一実施例を第３〜１１図によシ説明する
。本実施例では第３図に示すように、ＣＰｌから入出力
ＢＵＳ５を介する画像データ転送時に、各ＰＭ２のＬＭ
３に対象となる部分画面（Ｃ部）及び隣接する８つの部
分画面（斜線部Ｄ）の画像データが格納される。画像メ
モリの全体画面の構成は５１２Ｘ５１２画素とし、これ
を１６×１６分割し３２　Ｘ　３２画素の部分画面とし
ている。（０≦ｉ≦１６，０≦ｊ≦１６．０≦Ｘ≦３２
．０≦２≦３２） ＬＭ３の構成は、３２Ｘ３２＝１にバイト（以下ｋ１３
と略す）を１ブロツクとし、以Ｆ（１）〜（５）に示す
ように１６のブロックからなる。それぞれのブロックを
第４図に示し、夫々について説明する。

（１）画像メモＩＪ　Ａ・・・・・・対象部分画面及び
隣接部分画面の画像メモリブロックＡ　（１，ｉ）　、
　Ａ　（１，０）。

Ａ　（１，−１）、　Ａ　（０，１）、　Ａ　（０，０
）　、Ａ（０，−１）。

Ａ　（−１，１）、　Ａ　（−１，０）、　Ａ　（−１
，−１）　（以下略す。）の９ブロツクから成る。主に
処理対象画像データが格納される。

（２）　　画像メモＩＪ　Ｂ・・・・・・対象部分画面
の画像メモリブロックＢの１ブロツクから成る。主に上
記画像データの処理結果が格納される。

（３）固有メモリ・川・・各ＰＭ２　（ｉ、ｊ　）それ
ぞれに固有なパラメータが格納される固有メモリブロッ
クで、１ノロツクから成る。

（４）　　共有メモ１ル旧・・各ＰＭ２（ｉ、ｊ）に共
通なパラメータが格納される共有メモリブロックで４ブ
ロツクから成る。

（５）　　ワークメモ１ル・団・各ＰＭ２（ｉ、ｊ）で
の画像処理実行における途中結果が格納されるワークメ
モリブロックで、１ブロツクから成る。

入出力＋３　Ｕ　Ｓ　５の信号線構成は、第５図のタイ
ムチャートに示すように、 （１）　　Ｃｏ　ｍｍａｎｄ　（０３〜０　：引数３〜
ｏは信号線のビット番号で０が最下位ビットを示す）・
・川・ＰＭ２に対する指令。

（２）　　Ａｄｄｒｅｓｓ　　（Ａ　Ｂ〜ｏ）　、旧、
、主Ｋ　Ｌ　Ｍ　３　Ｋ　対するアドレス情報で、垂直
方向Ｙ座標アドレス及び水平方向ＸＭ標アドレスが時分
割に転送される。

＋３１　　ＰＭ　Ｒｅｑｕｅｓｔ　Ｙ　（ＰＭ几。Ｙ：
バーはネガテ′ｒプ信号を示す）・・・・・・ＰＭ２に
対するリクエスト信号で、立下り時の前後でＡ８〜０に
Ｙ８〜０が出力されていることを示す。

（４）　　Ｐ　Ｍ　Ｒｅｑｕｅｓｔ　Ｘ　（、Ｉ’Ｍｒ
ｔ、ＱＸ　）　−Ｐ　Ｍ　２　Ｖｔ対するリフニス）（
Ｈ号で、立下り時の前後でＡ８〜０にＸ８〜０が出力さ
れていることを示す。

（５）　Ｄａｔａ（Ｄ７〜０）叫・・ｃＰｌどＰ　Ｍ　
２との入出力データ。

からなり、共通にＰ　Ｍ　２に接続される共通ＢＵｓ信
号線でるる。

Ｃｏｍｍａｎｄ及びＡｄｄｒｅｓｓ　Ｙ、　Ｘの意味は
、第６図に示すように、 （］、）　　Ｃ３＝　０　（ｒ）とき、ＣＰＩとＬ　Ｍ
　３とツメモリデータ転送が実行される。この場合の詳
細は第７図に示すように、（ａ）〜（ｄ）の神用の転送
がある。

（ａ）　　Ｃ＝　００００　（最ド泣ビットはメモリ続
み出し又は４′き込みを示す。ｏ目読み出し、ｌ・・・
書き込み）・・・・・・ＸＨ，ＹＩＩでＬＭを指定し、
指定されたＬＭ３の画像メモ’ＪＡ（０，０）フロック
に於けるＸＬ、ＹＬで指定される画１象データが読み出
される。（ＸＨ，ＹＨは、夫夫Ｘ、Ｙの８〜５のビット
。又ＸＬ、ＹＬは、夫々Ｘ、Ｙの４〜Ｏのビットである
。）（ａ）’　　Ｃ＝０００１・・・・・ａＸＨ，ＹＨ
でＬＭを指定し、指定されたＬＭ３の画像メモＩＪＡ（
０，０）　　ブロックのＸＬ、ＹＬに、画像データが書
き込まれる。一方、指定されたＬＭ３以外のＬＭであっ
て、指定されたＬＭ３の画像メモリメモリブロックを対
象部分画面の画像メモリブロックとしているＬＭにも、
該画像データが瞥き込まれる。

このようにして、全画像データ転送時には第３図に示す
ように隣接部分画面の画像データが夫々のＬ−７１の画
像メモリブロックに格納されることになろう （ｂ）　　Ｃ＝００１０／１・・・・・・ＸＨ，ＹＨで
示されるＬＭ３の画像メモリブロックのＸＬ、ＹＬの画
像データの読出し／書込みが行われる。

（Ｃ）　　Ｃ＝０１００／１・・・・・・ＸＨ，ＹＨで
示５れるＬＭ３の固有メモリブロックのＡＩ）　Ｒ，Ｈ
／　Ｌのデータの読出し／臀込みがγテわれる。

（ｄ）　　Ｃ＝０１１０／１−・・・・・全テノＬ　ｒ
ｖｆ　３　ノ共−ｆ”ｉ　メモリブロックのＢ　Ｌ　Ｋ
　、　ＡＤＲＩ４／　Ｌのｒ−夕の書込みが行われる。

読出しは無効で、を）る。

＋２）Ｃ３＝１のとき、ＣＰＩからＰＭ２の内部動作指
令データが、ｌ）７〜０．Ｘ６〜０．Ｙ６〜０に出力さ
れる。この詳細については後述するのでここでは省略す
る。

のように０３によって区別される。

ＰＭ２の内部構成を第８図に示す。１〕Ｍ２は、１６　
ｋ　１３のメモリ素子３６を言むＬＭ３及びＬＰ４から
構成される。

Ｌ　Ｍ２は、入出力ＢＵＳ５とレノーバ１０〜１３、１
８、ドライバ１７を介してインタフェイスしておυ、（
ｉ、ｊ）ＦＡ標比較回路３１、メモリアクセス制御回路
３２、ブロックアドレス制御１１回路３３、各々７ビツ
トのＸ−Ｙアドレスレジスタ３４、メモリアクセス切換
回路３５及びメモリ素子３６からり”り成される。

（’ＩＪ））！β標比較回路３１は、ＰＭ２に与えられ
た部分画面に対応する座標（ｉ、ｊ）と、時分１１トリ
にｂ［１ｓ　Ａ８〜５に与えられるＸＨ，ＹＨを比軟し
その結果を出力するものである。まずセレクタ３１１を
介して」とｂｕＳ　Ａ８〜５、即ちＹ　Ｈが比１咬回路
３１２により比較され、（１）　Ｙｌ■＝Ｊ−１ならば
　１１ （ｆり　　ＹＨ＝ｊ　　　　　　〃ｏ。

（１１１）Ｙ　ト■＝　　ｊ　＋１　　　　／／　　　
　　０１６Ｖ）　　上記以外　　　　〃１０ の２ビツトが出力される。次にｂｕｓ　　ＰＭＲＱＹ信
号がディレィ回路１４を介してセレクタ３１１に与えら
れ、同様にｉとＸＨの比較が行われ（ｆ）ＸＨ＝ｉ−１
ならば　１１ （ｌｉ）　　ｘｌ−］＝ｉ　　　　　〃ｏ。

ｏｔｌ）ｘ１１＝ｉ＋ｉ　　　／／　　　ｏｉｑｖ）　
　上記以外　　　　１１１０ が出力される。

メモリアクセス制御回路３２では、上記比較結果をＸ−
を比暢イ゛１１己［−レジスタ：３２１、）′−」比較
結果レジスタ３２２に記憶し、ｉ同値回路３２３てはこ
の比較結果及びｂｕｓ　　Ｃ信号とにより第１表に示す
論理に従い、アントゲ−）３２４，３２５を介してメモ
リシ呂し信号＋Ｊ　ＩＬＪｉ）　３２６、−ノ（込み信
号ＭνＶＴ　３２７を出力する。上記信刊の出力タイミ
ングは、ｂ　ｕ　ｓ　　１１Ｍ１．（＋ＱＸ　信号がデ
ィレィ回路１５により迎延されたタイミングで出力烙れ
る。

第１表　　メモリアクセス制御 ブｌ’ｌツクアドレス制征１回路３３は、ｂｕｓ　　Ｃ
信号及びｂｕｓ　　ＰＭ几ＱＹ　　信号により１．メモ
リ素子３６に対するブロックアドレスＡＢ３３４をセレ
クタ３３１〜３３３を介して時分割に出力する。

第２表に従って出力する。

このようにして、第５図（ｂ）のタイミングでＬＭ２の
メモリ素子３６に対する読出し信号ＭＲＤ３２６、付込
み信号ＭＷ’ｌ”’３２７　　、ブロックアドレスＡＢ
３３４　　が出力込れ第７図に示したアクセス制御が次
のように実行される。

筐ずＣ３＝０のＬＭ２へのアクセスの揚台には、ＡＢ３
３４　　は、Ｔ　Ｉ立アトＬノスＡ４〜ｏと組合されて
７ビツトとなシ、これがＰＭＲＱＸ、Ｙ立上りのタイミ
ングでＸ−Ｙアドレスレジスタ３４にセットされ、メモ
リアクセス！７Ｊ換回ｈ１６３５のセレクタ３５３を介
してメモリ素子３６へのアドレス入力となる。メモリ素
子には、ＰＭＲＱＸ　　タイミングによりセレクタ３５
２を介してリクエストパルスが出され、このときへ４Ｗ
Ｔ３２７　　がセレクタ３５１を介して与えられた場合
には書込み、そうでない場合には読出し動作を行う。メ
モリ読出し動作によりメモリ素子３６から読出されたデ
ータ几Ｄ３６１は、ＭＩ’（Ｄ３２６　　が論理ゲート
１６を介して出力されている場合には、ドライバ１７よ
シデータＤ７〜０として入出力Ｂ　Ｕ　８’　５に出力
され、−万一書込みデータＷＤ３６２　　は、入出力Ｂ
ＵＳ５のデータＤ７〜０がレシーバ１８、バッファ１９
を介して取り込まれる。

次に０３＝１のＬＲ４による内部動作の場合には、上記
のようにセットされたＸ−Ｙアドレスレジスタ３４の情
報及びレシーバ１８を介して取込咬れたｉ）　７−０が
ＦＵＮ２１〜０４２としてＬＰ４に与えられる。また、
アンドゲート２１を介してＰ　Ｍ　ＲＱ　Ｘ　がＩ、Ｐ
４へのクロックＰＣＬＫ４１としてＪｊえられると同時
に、ＬＰ４かものアドレスＩＡＤ）１４７、メモリリク
エストＩＭＲ，Ｑ４６、メモリ書込み信号ＩＭＷＴ４５
がメモリアクセス切換回路３５を介してメモリ素子３６
に与えられる。そしてメモリ素子３６のＩ−ＬＤ３６１
は、メモリデータ入力ＭＤ、Ｉ４３　としてＬＰ４に与
えられるが、人出力ＢＵＳ５のＤ７〜０には出力しない
ように論理ゲート１６で制御される。またメモリ素子３
６へのＷＤ３６２は、バッファ１９が禁止されバッファ
２０が許可され、りためＬ　ＩＪ　４からのメモリデー
タ出力ＭＤ　Ｏ４４が与えられることになる。

このように０３＝１の場合には、Ｄ　７−７　、　Ｘ／
ＹアドレスがＪ４’　Ｕ　Ｎ　２１〜０としてＬＰ４に
与えられると同時に、メモ’Ｊ　素、）　３　（３のア
クセスも全てＬＰ４から実行される。

さてＣＯ＋ｎ１ｎ８ｎｄのＣ３＝　１のときには、ＣＰ
ＩかもＰ　Ｍ　２への内部・Ｆｂ作指令となり、第９図
（ａ）。

（１〕）に示すフォーマットになる。せｌｌｆ；ｌＤ７
〜０゜Ｙ６〜０．Ｘ６〜０の計２２ビットがＦ’ＵＮ２
１〜Ｏとなシ、ＦＵＮ２１〜１８が演☆内容指定のＯＰ
コード、ＦＵＮｉ７がα【養灰埋時のデータ長指定Ｂ／
Ｗコード、１”ＵＮｌ、６〜１４がメモリアクセス等の
モード指定ＭＯＤコード、１．”　Ｕ　Ｎ　１３〜０が
ＭＯＤ＝０００のときには定賎Ｌ　Ｉ　’Ｉ’コード、
Ｍ　ＯＤ　＝　Ｏｘ　ｘのときにＶよアドレスＹ／Ｘ：
１−ドとなる。

ＯＰコードではＦ記の演輿内容を示す。

■　ＯＰ　＝　０−・−−−−Ｎｏｏｐｅｒａｔｉｏｎ
　　（ニモ＝　ツクＮ０ＯＰ　　）。演躊内答はアキュ
ムレータＡＣＣ（＠１０図）の内温、をＡＣＣに転送す
る。

■　ＯＰ　＝　１　・＝−＝Ｍｏｖｅ　　（ＭＯＶＥ　
）　。メモリからの読出しデータ用しジスク〜１１〕几
（第１Ｏ図）の内容をＡＣＣに転送する。

■　０Ｐ−２・・・・・・Ａｄｄ（ＡＤＤ）。ＡＣＣと
Ｍ　Ｄ　Ｒとを加算し、結果をＡＣＣにセットする。

■　ＯＰ　＝　３−・・−・−ｋｄ、ｄ　Ａｂｓｏｌｕ
ｔｅ　（ＡＤＡＢＳ　）。

ＡＣＣとＭＤＲとを加算した結果の絶対１泊をＡｃＣに
セットする。

■　０ｐ＝４．、、・、、５ｕｂｔｒａｃｔ　（ＳＵＢ
　）ｏ　ＡＣＣからＭＤＲを減算し結果１ＡｃＣにセッ
トする。

■　□　ｐ　＝　５−・−・・−３ｕｂｔｒａｃｔ　Ａ
ｂｓｏｌｕｔｅ　（５ＵＩ３ＡＩ３Ｓ　）。

ＡＣＣからＭＤＲを減算した結果の絶対値をＡＣＣにセ
ットする。

■　ＯＰ　＝　６−　Ｉｎｃｒｅｍｅｎｔ　　（Ｉ　Ｎ
　Ｃ）。

ＡＣＣを＋１する。

■　Ｑ　ｐ　＝　７−・−・−１）ｅｃｒｅｍｅｎｔ　
　（Ｄ　Ｅ　Ｃ）。

ＡＣＣを−１する。

■　０Ｆ＝８・・−Ｍｕｌｔｉｐｌｙ　（ＭＵＬＴ）　
。ＭＤＲの上位バイ）　Ｍ　Ｄ　Ｒｕと下位バイトＭ　
Ｄ　Ｒｔ、を乗算し繕果をＡＣＣにセットする。

＠）　　ＯＰ　＝　９−−−・・−Ｍｕｌｔ　１ｐｌｙ
＆Ａｃｃｕｍｕｌａｔｅ（ＭＡＣＣ）。ＭＤＲＵとＭ　
Ｄ　Ｉ（Ｌとの乗算結果をＡＣＣに加算する。

■　ＯＰ＝　１　（Ｌ−１＼４ｉｎｉｍｕｍ（Ｉｓ！［
Ｉ　Ｎ　）　ｏへＣＣとＭＩ）Ｒとの小さい方’ｔＡｃ
Ｃにセットする。

■　ＯＰ＝　１１−−Ｍａｘｉｍｕｍ（ＭＡＸ　）ｏ　
ＡＣＣとＭＤＲどの大きい方をＡＣＣにセットする。

■ＯＰ　＝　１２　”＝　８ｂｉｆｔ　Ｌｅｆｔ（５Ｆ
ＴＬ　）。

ＡＣＣを１ビツト左にシフトする。

＠　　ＯＰ　＝　１３　・・・・・・５ｈｉｆｔ　Ｒｉ
ｇｈｔ　（ＳＦ”Ｉ’几）。

ＡＣＣを１ビツト右にシフトする。

■　０Ｐ＝１４・・・・・・未定義 ＠０Ｐ＝１５・・・・・・未定義 Ｂ／Ｗコードでは下記の指定を行う。

■　１３／Ｗ＝０・・・・・・上記ＯＰコードによる演
算が１バイトのみの処理となる。

■　Ｂ／Ｗ＝１・・・・・・上記ＯＰコードによる演算
が２バイト（ワード）の処理となる。

ＭＯＪ）コードでは下記の指定を行う。

■　ＭＯＤ二〇〇〇・・・・・・足数ＬＩＴとの演算を
示すもので、ＦＩＪ’ＮＩＩ〜０がＬｌ：’ｒｌｌ〜０
となシ、ＦＵＮ１３〜１２のＣ０ＮＴ部により、（＋）
　　Ｃ０ＮＴ＝　００・・・・・・演算対象がＡＣＣＯ
代シに１、　Ｉ　Ｔとなる。

（ｉｉ）　　Ｃ０ＮＴ　＝　ｏ　ｔ・・・・・・演算対
象がＭＤＲの代りにＬＩＴとなる。

（Ｉｌｌ）　　ｅＯＮＴ＝　１０・・・・・・演を対象
がＭＤＲＵとＭＤ几Ｌ　とになる。

と指定される。

■　ＭＯＤ＝００１・・・・・・ＦＵＮ１３−７がＹ。

Ｆ　ＬＪ　Ｎ　６−０がＸアドレスとなり、これが内部
のアドレスレジスタＹＲ，ＸＲにセットされる。

■　　ＭＯＤ＝　　０　１　０　・・・・・・ＦＵＮ１
３−１２　がＹフ。

ロックアドレス、’、Ｆ　Ｕ　Ｎ　６　、５がＸブロッ
クアドレスとなり、これが内部アドレスレジスタのブロ
ック、泪当部にセットされる。

■　Ｍ−Ｑ［）＝０１１・・・・・・ＡＣＣの内容がＹ
Ｒ。

ＸＲにセットされる。

■　１〜（ＯＤ＝ＩＸＸ・・・・・・メモリのアクセス
を１旨定する。

（ｉ）　　ｘｘ＝ＱＱ・・・・・・メモリ読出しデータ
をへ１ＤＩＬＬにセットする。

（！ｔ）　　ｘ　ｘ　＝　０１・・・・・・メモリ読出
しデータをＭＤＲＵにセットする。

（ｉｆＤ　　ｘ　ｘ　＝　１０・・・・・・ＡＣＣＬｆ
メモリに訃込む。

４Ｖ）ＸＸ　＝１１・・・・・・ＡＣＣＵをメモリに書
込む。

上述のような内部動作指令を実行する１、Ｐ４の内部構
成を第１０図に示す。

基本クロックＰＣＩ、に４］の立上りでＦＵＮ４２がＦ
ＵＮレジスタ８０にセットされる。これが制御回路９１
で解釈され、 （ｉ）　　ＭＤＲＵ／１．８１へのセット制御信号（１
１）　　セレクタ５ＥＬＡ、Ｂ、Ｃ，Ｄ　８４，８５゜
８６．８７への選択指令信号 ０１Ｄ　　演洒１回路ＡＬＵ８９への演算指令信号（Ｘ
／）　　アドレスコントロール部ＡＣＵ９２への制御指
令信号 を出力することにより前述の動作が実行される。

本発明によれば、管理プロセッサが画面画像データを送
出している間に各プロセッサモジュール内に隣接する部
分画面画像データを持つ為、画［尿処理の段階で隣接す
る部分画面画像データを持つプロセッサモジュールにデ
ータ問い合Ｘｌ′：）せをする心安がなく、夫々のプロ
セッサモジュールで全く独立にＩ！ＩＪ像処理ができ、
処理速度がノ１（躍的に向上う′る。

【図面の簡単な説明】

第１図は並列画像プロセッサの基本構成を示すブロック
図、第２図は局所近傍画像処理を説明する図、第３図は
本発明の並列画像プロセッサにおける部分画面の記憶方
法を説明する図、第４図はローカルメモリの内部記憶構
成を説明する図、第５図は入出力ＢＵＳ信号線構成とそ
のタイムチャート、第６図はコマンドを説明する図、第
７図はローカルメモリへのアクセスを説明する図、第８
１図はローカルメモリのブロック図、第９図はローカル
プロセッサへの内部動作指令を説明する図、第１０図は
ローカルプロセッサのブロック図である。 １・・・処理プロセッサＣＰ、２・・・プロセッサモジ
ュールＰＭ、３・・・ローカルメモリＬＭ、４・・・ロ
ーカルプロセッサＬＰ、５・・・入出力ＢＵＳＢＵＳ。 代理人　弁理士　高橋明夫 ｈ　図 内合戸ブ°Ｄ／−７ Ｘ　ｆ　図 −３Ｆ＋６− ７１　図 ｔ４ノ Ｄ　　　　Ｎａ１Ｐ　　　　　　　Ａｃｔ：　　　　　
　　　　　　ｌ（Ｃ／　　　　Ｍ６Ｖ！　　　　　　Ｈ
Ｄ／ｒ　　　　　　　　　　’２　　　Ａρρ　　　　
　　Ａｔｃ？　ＨＩＭ　＋　　。 Ｊ　　　／ＩＩ）Ａｌｌ！；　　　Ｊ／Ｉ（ｔ　ｆ　／
Ｗｌ）／？１→４’ｔ　　　　、６／１１　　　　　　
７４（（−Ｎρｆ　−−Ｈ−〆！’　　　Ｌ５３１１１
５１Ａｃｃ−Ｍｌ）Ｒｆ　　　ｅＡ　　　　　　／Ａ／
ＣＡｔど　ｔ　Ｉ　　　　　−一一　豐７　　　０１ζ
Ａｔ（ニー１　　　　　　　　’’　　　Ｍｌ／ｌ　ｒ
　　　　ＭＤＲｕ”−ＭＤＩ？ｔ　　　　　　’’？　
　　　　ＨＡｔｔ　　　　　　、４Ｃｔ：すＭＭｕ”／
ＧｆρＲム９　′／θ　　　　Ｍ／Ａ’　　　　　　　
Ｓｉｎ　（Ａ（（、Ｍｌ）Ｋ）　　　　　’″　　　　
　ＭＡＸ　　　　　　　７１ｔａχ（／ｉｔｔ、、ｓｔ
ｙノー＋　　′／２　　　　ＪＦｒｔ　　　　４ｔｆｔ
ｚｅｆｔｔ／７ｔｃ）−・／ｊ　　　　　ｊＦｒｌ？　
　　　　　ＪｔｌｆｔＡｌｌＩｔ（Ａ　（（）　　　　
　　”’　　　ｌ？ｅｓｅ）−ｖｅｘ １　図 （ｂ） 第　７０　図

Claims (1)

1. 【特許請求の範囲】 １、画面を格子状に分割した各部分画面の画像データを
   格納するローカルメモリと、各ローカルメモリに対応し
   て設けられ、該ローカルメモリに格納された部分画面画
   像データの処理をするローカルプロセッサトカラするプ
   ロセッサモジュールと、夫々のプロセッサモジュールを
   バス結合によシ制御管理する管理プロセッサとを設け、
   前記管理プロセッサが前記バスを介して送出する各部分
   画面画像データのうち各々のプロセッサモジュールに対
   応する部分画面画１象データを読み込み、夫々のローカ
   ルプロセッサが該読み込んた部分画面画像データの画像
   処理をすることにより、画面画像データの並列処理を行
   なう並列画像プロセッサにおいて、各々のプロセッサモ
   ジュールは、あらかじめ与えられた対象部分画面の位置
   と前記管理プロセッサが送出する部分画面の位置とを比
   較し、一致する画面又は該対象画面に隣接する部分画面
   ならば、その部分画面の位置に対応した信号を出力する
   位置比較回路と、該位置比較回路の出力が指示する領域
   に前記バス上の部分画面画像データを読み込むメモリ素
   子とを備えたことを特徴とする並列画像プロ辷ツザ。 ２、前記特許請求の範囲第１項の記載において、前記位
   置比較回路の出力信号を入力し、前記バス内の制御信号
   線の信号を入力して、前記メモリ素子の読み出し、書き
   込み信号を出力するアクセス制御回路とを備えたことを
   特徴とする並列画像プロセッサ。 ３、前記特許請求の範囲第１項の記載において、前記位
   置比較回路の出力信号を入力し、前記バス内の制御信号
   線の信号を入力して、前記メモリ素子のアドレス信号端
   に前記部分画面画像データを格納するアドレス信号を出
   力するアドレス制御回路を備えたことを特徴とする並列
   画像プロセッサ。