JPS595491A - ジヨセフソン肯定ラツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ジョセフソン効用素子乃至四接合閉ループ型
ジョセフソンゲートな用いた、肯定ランチ回路に関する
。

ジョセフソン論理回路は、通常ラッチモードで動作さぜ
るため、論理演算を一回行う毎に各ジョセフソン接合な
零電圧状態にリセットしなければならない。このような
特性から、一般には交流電源方式が用いられ、電源の極
性が変化する間の時間は直流駆動ラッチ（ＤＣラッチ）
にデータな保持する方式がとられている。しかしながら
、この方式では、ＤＣラッチ回路を用いるために、論理
回路が電流注入型であると、これ等両回路な直結できな
い欠截がある。このような欠点な克服するために、電流
注入型論理ゲートに適した回路駆動方式として多相脈流
電源方式が提案されている。

この多相脈流電源方式な、最も簡単な二相電源の場合に
就き、演算系なループ表現した第１図に即して説明する
と、先づ、第−相φ。、７）電源電流乃至クロック電流
■。で駆動されるマスタラッチｒＬｏと第一組み会せ論
理演算回路ｆ、に設け、これに加えて、上記第一相電流
とは位相の異なる第二相φ１の電源電流乃至クロック電
流Ｉ、で駆動されるスレイグラツチル、及び第二組み合
せ論理演算回路ｆ、に設ける。そして、各ラッチ回路ｎ
ｏ、　ｒＬ、には、対応する電源Ｉ。、Ｉ、が立ち上が
った時点で前段の組みｆｆｔ　ｅ論理演算回路ｆ、、ｆ
、の演算結果をラッチする機能な持た亡る。このように
すると、回路ｆ。＋ｆ＋が電流注入型であっても所要機
能が満足されるようになる。

このような原理を思うと、多相脈流電源方式ｆは、入力
信号情報な肯定的にラッチする回路が必要であり、逆に
言えば、満足な機能な営む肯定ラッチ回路が提供できれ
ば、原理的に優れている面な持つ多相脈流電源方式の実
現が図れると言える。

本発明は、殊にこの点に鑑でなされたもので、上述した
多相脈流電源方式に必要で、かつ最適な肯定ラッチ回路
の提供をその動機としたものである。が、本発明は、後
述する所からも顕らかなように、直接の目的は、入力信
号情報を肯定的にラッチする、構成至便で信頼性の高い
肯定ラッチ回路の提供にあり、その用途は従って上述の
多相脈流電源方式に限られるものではなく、アナログ−
デジタル（Ａ／′Ｄ’）コンバータ等々、他の機能回路
への応用も自由に許し得るものである。

以下、第２図以降に即し１本発明の実施例に就き説明す
る。

第２図は、本発明の基本的な第一実施例としての肯定ラ
ッチ回路／な示しているが、本回路ｌでは、同一のもの
で良い電流注入型閉ループジョセフソンスイッチングゲ
ート、２な二つ用いている。

第一ゲート部Ｇｌ、第二ゲート部Ｇ２に各用いられるこ
のジョセフソンスイッチングゲートユ。

λは、それ自体は公知、既存のもので、四接合閉ループ
型（略して４ＪＬ　）ゲートとも呼ばれるものである。

即ち、この４ＪＬゲート−〇基本構成は、本発明者の手
になる特開昭５６−３２８３０号にて開示されている外
、入出力分離の信頼度を高めるべく入力抵抗を付した改
良を施してその後出願され、まもなく公開される筈の特
願昭５５−１７５１１３号等も含み、その他雑誌、学会
発表等を介して公知とされると共に注目されている。そ
の結果、４ＪＬゲートという名称に就いても現今ではそ
のように言えば当業者にはその構成、動作が直ぐ様想起
され、言わば新たな学術用語に準する取扱いを受けてい
る。

従って、本書でも、４ＪＬゲートという表現な用いるも
のとする。但し、ゝ４〃という数は、基本動作に係るジ
ョセフソン接合素子の数であって、個々Ｄゲートでは実
際の数は異なることもあり得る。

本ラッチ回路／ｆ）ｍ作説明には、各ゲートＧ１゜Ｇ２
乃至４ＪＬゲ一トユ自体の動作説明も必安どなるので、
ここで先づ、４ＪＬゲ一ト自体に就き第３図に即し述べ
ておく。

トンネル障壁層を一対の上下超伝導体で挾んで成るジョ
セフソン接合素子な四つ用いて閉ループ３を構成し、こ
の閉ループ３に一対の回路電流線路！、５１接続する。

一般に、この一対の電流線路の中、ホット側に接続され
る線路グの閉ループ３との接続点Ｐ。なゲート端子Ｐ。

、アース側に落とされる線路Ｓの接続点ＰＥをアース側
端子ＰＩと呼ぶ、そして、この両端子Ｐａ　、　Ｐｇを
界にして、閉ループ３の右技回路３Ｒと左技回路３Ｌと
に各ぎまれるジョセフソン接合素子の個数が二つづつと
なるように当該端子ｐｃ　ｌ　ｐＥの位置な選ぶ。

一方の技回路乃至ブランチ、図示の場合は左ブランチ３
Ｌ中の一対のジョセフソン接合素子Ｊｌ。

Ｊ２の間には、一般に制御端子と呼ぶ入力端子Ｐ０を設
け、これに注入入力電流ｒｃｋ加える。一般Ｋ、閉ルー
プ３への回路電流Ｉ２はゲート電流、入力端子ＰＣへの
注入電流は制御電流と呼ばれ、当該入力端子は制御端子
とも呼ばれる。

昨今では、この原理構成に加え、制御端子とアース間乃
至アース側端子との間に入出力分離な確実化する入力抵
抗Ｒ８を付している。

既述した既出願の特許願では直接には触れていないが、
その後の特許出願な始め、学会発表、刊行物開示等で既
に公知としているようＫ、各ジョセフソン接合素子Ｊ（
ザフィックス省略は全素子夕代表する）の臨界電流■。

に就いて言うと、左ブランチ３Ｌに属する素子Ｊ、　、
　Ｊ、同志及び右ブランチ、、？Ｒ［属する素子Ｊ３．
　＋４同志は同じ臨界電流値な採るが、両ブランチな互
いに比較した場きは、制御端子Ｐｃのない方のブランチ
中の各素子、この場合、素子Ｊ３．　＋４の臨界電流値
の方が、他方のブランチ中の素子、この場印左ブランチ
中の素子Ｊ、　、　＋２のそれより犬さく窒ましくは２
乃至３倍程度とされる。素子占の臨界電流Ｉｌｆ、なＩ
Ｏ＋　　というように表すと、上記は次の式のようにな
る。

ｎ　’　ｒｏｔ　＝　ｎ”　Ｉ［＋２　　””ＩＯ３＝
ＩＯ４＜””ｎ・Ｉｏ）１１−・（１）ル＝実数（望ま
しくは２〜３） これは、後述の動作に当たって、電流ゲインＡ＝Ｉ、。

／Ｉｃ　　な稼ぐと共に、注入電流Ｉｐ、Ｉｃの注入シ
ーケンスの相違により所要の閾値カーブを確実に得るた
めである。

一般に、こうした基本ゲート−〇動作は、閉ループ３に
ゲート電流贈を流しておいてから、制御電流ＩＣを加え
るか否かというシーケンスでその動作が説明されること
が多い。

このシーケンスに沿った場合、Ｉｔ−■ｃ座標における
ゲートλの閾値カーブＦは第４Ａ図示のようになる。力
〜ブＦと各座標軸で囲まれた斜線部分は、ゲートコとし
ての零電圧状態領域、カーブＦより上の部分は電圧状態
乃至抵抗状態領域である。

ゲート電流しとして、このゲートとしての臨界電流値Ｉ
Ｑを超えない例えばＡ点の電流値の電流な矢印ｆ２で示
すように閉ループ３に与えるものとすると、この時点で
は、ゲート電流しは左右ブランチＪＬ　、　ＪＲを両ブ
ランチ間の素子臨界電流差乃至インダクタンス差に応じ
て分流的電流れ、共通アース側端子ＰＥから流出してい
き、臨界電流値の小さな左ブランチ中の画素子ＪＩ＋Ｊ
２も零電圧状態にある。

ここで、ゲート電流与との一致でカーブＦｉ越える大き
さくＢ点）の制御電流ｒｅを流すと、点Ａは横方向の矢
印ｆＴで示すように閾値カーブＦ＆点Ｃで横方向に横切
り、点Ｐに遷移し、ゲートコは電圧状態、即ち両端子Ｐ
つ＋ＰＧ間に有意の抵抗値が形成される状態となる。

これは次のように説明できる。点Ｂで示す値の制御電流
Ｉｃが制御端子Ｐｃに入力すると、この電流ＩＣは、左
回りで素子Ｊ２を介してアース側端子ＰＥに向かう経路
と、右回りで素子Ｊ、　、　Ｊ、　、　Ｊ。

な介して当該端子Ｐｖに向かう経路の双方に分流されよ
うとするが、既にゲート電流与が加えられているため、
同じ左ブランチにあって同じ臨界電流値でも、素子Ｊ、
に関しては閾電流Ｉｃ　、　Ｉｔの分流分は逆方向とな
り、一方、素子Ｊ２に関しては同方向となるだめ、同方
向となった素子Ｊ２のみな両軍流分流分の重畳により電
圧状態に遷移さすることかできる。

このようにして、左ブランチ中の素子Ｊｚ＆開くことが
できれば、ゲート電流Ｉｐ４ま専ら右ブランチ３Ｒ中な
流れるようになり、制御電流もこの時点では抵抗弁Ｒｓ
よりも低いインピーダンス経路である素子Ｊａｋ介して
素子Ｊ３　＋　＋４、端子Ｐｍへの経路を流れるように
なる。

そのため、今度は、ゲート電流贈と制御電流ＩＣの大部
分との重畳効果で素子Ｊ、　、　Ｊ、が電圧状態にスイ
ッチする。この時点では、制御電流ｒｃは入力抵抗ＲＢ
す流れる分流分と、未だに零電圧状態にある最後に残っ
た素子Ｊ、な介してゲートに並列に抱かされた負荷抵抗
Ｒｔ、へ流れる分流分とに分けて考えることができ、ゲ
ート電流Ｉ、についても両抵抗Ｒｓ　、　ＲＬへの分流
分の和と考えることができるが、既に公知としているよ
うＫ、両抵抗ＲＢ、　ＲＬを適当な値に定めると、素子
Ｊ、に関しての互いに逆方向の両軍流分流分において、
ゲート電流分流分が支配的になり、この素子Ｊ。

を介して抵抗Ｒ８に流れる当該ゲート電流分流分にてこ
の素子Ｊ、を電圧状態ヘスイッデさせることがで籾る。

因みに簡単な計算から、この条件は次式で示される。

■ｆ＊ＲＬ／ｋｌＩ十ＲＬ−■ｃ・Ｒａ　／Ｒｓ　十Ｒ
Ｌ≧ｒｏｔ　（＝Ｉ６　）−（２）素子Ｊ１がかくして
スイッチすると、入力“電流としての制御電流ＩＣは専
ら入力抵抗Ｒ８のみな流れ、一方、ゲート電流工は出力
電流Ｉ、として殆ど総て負荷抵抗ＲＬへ流れる。従って
、入出力分離が確保できると共に、出力電流レベルの安
定化を図れるのである。但し、原理的には入力抵抗Ｒｓ
がなくとも、スイッチング動作は確保できる。

また、既述のように、ジョセフソン接合素子の臨界電流
値が左右ブランチで異なっていて、この場合、右ブラン
チに属するものの方が犬きぐなっていると、第４Ａ図で
工。、贈軸な同じスケールとすると、閾イ直カーブＦの
動作に用いる部分の傾きは４５°より大きくなり、即ち
、ゲインが採れるようになるのである（Ａ＝Ｉ、。／ｒ
ｃ＞１　）。

尚、第４Ａ図中で、ゲート電流りが比較的小さな場合、
各種パラメータから求まる０点な界にして、閾値カーブ
Ｆはその傾斜が寝てくるが、この領域はゲインな採るだ
めの動作には用いない。いづれにしろ、ト述のように、
ゲート電流Ｉ（＋を加えてから制御筒、流Ｉｃな加える
というシーケンスでは、スイッチング動作に係る閾値カ
ーブ部分は連続的な右下がりの部分である。

これに対して、制御電流Ｉｃ＆印加してから、ゲート電
流贈を印加するというシーケンスでは、その閾値カーブ
Ｆは第４Ｂ図示のように二つの特徴的な曲線部分Ｆ、、
Ｆ２から成るものとなる。

先づ制御電流ＩＣな徐々に太きくしていくと、それに応
じで、その次に加えるゲート電流■。の大きさは、より
小さな値でもゲートを電圧状態に遷移さす得る右下がり
の直線下降領域Ｆ１が表れ、この部分でのメカニズムは
第４Ａ図示に即しての説明を援用できる。

而して、ｆＱＩＩ御電流ＩＣの値が点Ｄ′な越えると、
ゲート電流はかなり大きな値■Ｇ′でないとゲートなス
イッチングさぎることのできない閾値カーブ部分Ｆ２が
生じ、一般に猪不感帯ｌと呼ばれる領域α２が形成され
る。これは次のように説明できる。

ゲート電ＩＡｔ　Ｉ。、／）ない状態で、ベクトル的に
零？始点とする矢印ｆｃにて示す方向に、制御電流Ｉｃ
を増していくと、成る点（この点が各種パラメータによ
る点Ｄ′となるが）を越えると、臨界＞ＩＥ　ａ値の小
さな左ブランチ中の画素子Ｊ２．　Ｊ、にあって、素子
Ｊ２のみでなく、素子Ｊ、もこの制御電流の右回り分流
外でスイッチする状態が起きる。

すると、制御電流ＩＣは専ら入力抵抗Ｒｓｋ流れ、ゲー
トに流入することがなくなり、結局、回路電流線路ｙ、
Ｓ間に、単に臨界電流の大きな二つの直列スイッチング
素子Ｊ３．Ｊ４が介在する構成になる。即ち、既にこの
時点で入出力乃至制御、ゲート電流系は独立な系となる
。

そのため、その後、残った右ブランチ中の画素子Ｊ３．
　Ｊ、をスイッチさせるためには、専らゲート′准流Ｔ
ｃハ大きさのみによらねばならず、制御電流との干渉乃
至重畳がないために、その値は第４Ａ図示のシーケンス
の場合より大きなものとなる。

逆に言えば、制御電流ＩＣを点Ｄ′を越える矢印ｆｃで
示すように点Ｂ′の１直にまで大きくしておけば、その
後、ゲート電流Ｉｏが第４Ａ図示、７）、ａＡと同じ値
にまで矢印ｆｖで示すように印加されても、この矢印ｆ
ｖ、’を不感帯内において点Ｐ′に至るだけであって、
閾値カーブＦないづれの部ｅＦ、１Ｆ２においても横切
ることがないため、ゲート電は電圧状態に遷移すること
がないのである。

従って、第４Ａ、Ｂ図を同一スケールとし、点Ａ、Ａ′
、ａ　Ｂ　、　Ｂ’　＆同り呟、！＝すルト、点Ｐ。

Ｐ′も位置的には同じであるが、グー）’Ｋｂｔｔｆｐ
’）バイアスの下に制御電流１丁が舶わるとゲート電は
峨圧状純に遷移し、ｉｔ！ＩＩ仰電Ｋｒ、ｆｃ／）バイ
アスの下にゲート電流ｆｖが加、ｂると＄電圧状態が鏝
たれるというンークンス依存註Ｄスイッチング動作が得
られる。

もつとも、シーケンス依存と＋の両閾値カーブな利用Ｃ
る龍の回路用途でも、第４八図中の＠作に係るカーブ部
分は第４Ｂ図中の部分Ｆ１で代用でき、点Ｃ′な右方向
と横切る動作として説明できるので、一般にはこうした
動作は第４Ｂ図示の曲線だけで説明されることが多い。

尚、第４Ｂ図示のカーブ部分Ｆ２を得るためには、右ブ
ランチ中の素子、＋３１　Ｊ、　、７）臨界電流値が例
えいくらかでも、即ちゲインを考えなくとも、左ブラン
チ中の素子Ｊ、　、　Ｊ、のそれより大きいことは必要
である。同じであると制御電流■。の右回り分流分によ
る素子Ｊ、のスイッチングと共に右ブランチ中り画素子
Ｊ、　、　＋４も共に電圧状態に遷移してしまうことが
あるからである。然し、一般には、既述のように、ゲイ
ンな考えて素子Ｊ、　、　Ｊ、の臨界電流Ｉ０１　＋　
Ｉ（＋２に対し、既述の（１）式でル＝２〜３として素
子Ｊ３．　＋４のそれｒｏｓ　ｌ　ＩＯ４な選んである
ため、問題視はされない。

以上、基本的な４ＪＬゲートコに就き説明した所で、第
２図示の本実施例回路／、７）説明に戻ると、第一ゲー
ト部Ｇ１として用いた４ＪＬゲート２／のゲート端子Ｐ
Ｇ、は、負荷抵抗ＲＬ、　＆介して次段のラッチング用
第二ゲート部Ｇ２の４ＪＬゲートユコの入力端子Ｐｃ、
に接続している。尚、各符号で最下位の桁の数字又はサ
フィックス１，２は。

夫々第一、第二ゲートＧ、　、　Ｇ、のいづれに属する
かを示す。従って、例えば、■、。ｌとしたなら、これ
は第３図示基本ゲートコの出力電流Ｉ、ｏに相当する第
一ゲート部Ｇ１の出力電流を意味する。

第一ゲート部Ｇ、の４ＪＬゲート２１の制御端子Ｐｃｌ
は、本ラッチ回路／のタイミング入力端子Ｔ、ゲート端
子ｐｃ、は、同じく本ラッチ回路／の信号入力端子Ｓと
して用いられる。

一方、第二ゲート部Ｇ２の４ＪＬゲート：１２にあって
は、出力負荷抵抗ＲＬ、は本ラッチ回路の出力信号電流
な得る抵抗としてそのまま働き、ゲート端子ＰＧ２は本
ラッチ回路の電源入力端子Ｅとして用いられる。

以下、第５図示のタイミングチャートも参照して本ラッ
チ回路の動作に就き説明する。

本回路／の電源入力端子Ｅには、周期的に電源電流Ｉ８
が与えられるものとし、この電源電流ＩＩが与えられて
いる時に、信号入力端子Ｓに論理ＳＳ　Ｉ　Ｉｆとして
有意の信号電流Ｉｓが与えられたものとする。

第４Ａ、４Ｂ図示の閾値カーブが両ゲート、２／。

二のそれであるとし、信号電流Ｉ［ｌ及び電源電流ＩＩ
の値はＡ　＝　Ａ’、後述するタイミング電流Ｉｔの値
はＢ＝Ｂ’であるとすると、信号電流Ｉｓは第一ゲー）
　Ｊ／　（Ｇｌ＞のゲート電流■、ｌであシ、電源電流
１．は第二ゲート、２．２　（Ｇ２）のゲート′電流Ｉ
７．であるから、制御電流の加わっていないこの状態で
は両ゲート共、第４Ａ図示の閾値カーブに従う状態にあ
り、矢印ｆ、で示すように零電圧状態にあってＡ点にバ
イアスされていることになる。

ここで、第５図中の時刻ｔ＝１で示すよ゛うに、タイミ
ング電流■アが端子Ｔに加えられると、この電流は第一
ゲートの制御電流ＩＣ４であって、その大きさが既述の
ように第４八図中のＢ点の値であるので、当該閾値カー
ブ中の矢印ｆ、で示すように、閾値カーブＦＱＣ点で横
切ってＰ点に達し、このゲート２／は電圧状態に遷移す
る。

この第一ゲート２／が電圧状態に遷移すると、既述のメ
カニズムにより、タイミング電流■Ｔは専ら第一ゲート
入力抵抗Ｒ［ｌ、を流れるようになり、信号電流Ｉｓは
第一ゲート２／の出カ電流工１゜Ｉとして専ら出力抵抗
ＲＬ、側へ流れるようになる。

この出力電流し。、は、今度は第二ゲート２．２の制御
入力電流■ｃ、として当該第二ゲートλユに流入する。

ここで、第４各図中のＡ点とＢ点とな簡単のため同じ値
とするように選ぶと、この第ニゲ−）　、２．２に関し
ても第一ゲート２／と同じメカニズムによるスイッチン
グが起きる。

即ち、予じめゲートを流Ｉ、として値への電源電流ＩＮ
が与えられている所へ制御電流１ｃ１として値Ｂ　（−
Ａ　）の前段からの出方電流り。１が加えられるため、
ゲート電流が加わってから制御電流が加わるという第４
八図中の矢印ｆ１．ｆＴのジ−タンスにより、当該ゲー
ト２２の電圧状態へのスイッチングが起きるのである。

これにより、電源電流Ｉｌ＋は第二ゲート出力電流贈。

２として、そして結局は本ラッチ回路／の出力電流工。

■ｔとして負荷抵抗ＲＬ、に流れ、以後、論理−１〃と
しての信号電流■８が立ち下がって’ｋｏ１となっても
、第一ゲート２１は零電圧状態に戻って待期するが第二
ゲートＱ２は電圧状態を保ち、論理１１〃としての出力
１流■。ｕｔを外部へ流し続ける。結局、信号論理（Ｓ
　１１の肯定ラッチが１１われでいることになる。

同、先に信号′電流１直な、第一ゲートユ／へのゲー　
トｔｌｉ流■、ｌとして見た場きの大きさＡと、第一ゲ
ート２／がスイッチングして第二ゲート、２２へ制御＃
ｗＬ流Ｉｃ２として送られる時の値Ｂとな回じとしたが
、第二ゲートなスイッチングでき、また後述の第４Ｂ図
に即した動作な保障できる範囲内、例えば第４八図中で
ａＤと第４Ｂ図中で点Ｉ。′とＤ間Ｊ′）範囲内であれ
は値Ｂは値Ａと必ずしも等しくなくても良い。只、図面
の簡単化のため、以下でもＡ＝Ｂとして訃く。

次に、タイミング電流ＩＴが端子Ｔに与えられた時に、
信吟入力Ｓが論理ＳＳ　Ｏｌ、即ち信号電流■８がＭす
れていない場合に就き説明する。これは第５図中の時刻
ｔ＝２で示す状態に相当する。

この場合は、第一ゲートコノに関して、既述の第二シー
ケンスによる動作、即ち、先づ制御電流ＩＴ　−■ｃ、
が加えられてから将来、信号電流としてのゲート電流が
加わるかもしれない状態となるので、閾値カーブＦは第
４Ｂ図に示すものとなる。

タイミング環か「、ＩＴが端子Ｔを介して第一ゲート２
／の制御端子ＰＣ，に流入すると、当該ゲート２／は第
４Ｂ図中で矢印ｆｃで示すように点Ｂ′にバイアスされ
た状態となる。

この時、信号電流Ｉｇが零であれば、当然ゲー）　２／
は零電圧状態に留まり、従って第４Ａ図の閾［直カーブ
Ｆに従う第二ゲート２２にも何の影響も現れず、電源電
流Ｉ、のみによるＡ点バイアス状態に留まるので、出力
は論理ＳＳ　Ｏ／７である。

ラッチ回路である以上、ラッチ動作の信号判別基準点な
タイミング電流ＩＴの立ち上がり時点というように定め
た場合、当該時点以降、電源電流ＩＥの続く限り、信号
状態の如何によって出力が変化したのでは用ななさない
。

タイミング信号入力中の入力論理ＳＳ　１　／／→−１
０Ｉの変化に就いては、論理Ｎ１〃のラッチングが保障
されることは既述したが、論理（ｔ　ＯＩＩ→Ｎ１＃の
変化に対しても、本ラッチ回路／は勿論、論理ゝ０　／
７のラッチングな保障するように組まれている。

上述のように、第５図中の時刻ｔ−２において信号論理
ＮＯｔ′のラッチングが行なわれだ後（で、信号論理が
時刻ｔ＝３で示すようにｌｉｔ　１　／１になったもの
としよう。

これは、タイミング軍流工Ｔが第一ゲート、２／に予じ
め加えられている時にゲート電流鴨、としての信号′電
流工６が加わるシーケンスとなるから、そｊ′）閾値カ
ーブＦは既述のように第４Ｂ図示に従うものとなる。と
いうことは、予じめ、矢印ｆｃで示されるように、点Ｂ
′にバイアスされている状態から矢印ｆｖＫ沿って点Ｐ
′にまで遷移する過程となり、これはゝ不感帯“α２内
での変化にしか過ぎない。

そのため、第一ゲートコノは依然として零電圧状態に留
まることになり、信号型ｉＩｓは第一ゲート右ブランチ
、？ＲＱ介してアースに流出するので、第二ゲートユニ
には何等の影響も生じないことになる。結局、第５図中
、時刻ｔ＝４〜５間の時間区間Ｔ１に示すように５−フ
Ｖ−ム中に信号論理がＸＸＯ〃を保ち続けた場合と同様
の出力結果となる。

このように、本ラッチ回路は、タイミング信号の立ち上
がりで入力信号情報な肯定的にラッチできるものとなる
。

次に、実際的な観点から、電流に関する動作余裕という
ことな考えると、第４Ｂ図中で不感帯α２ケ形成する１
８１１１ＭカーブＦ２部分の臨界電流値工。′は第一領
域部分ａ、ｔＸ形成カーブ部分Ｆ２における最大臨界電
流ｆｉｔ　Ｉａに近い方が、即ち大きい方が良い。

これな構成的に満たそうとすると、第６図示の回路構成
な考えることができる。

第２図示の第一実施例と異なっている所は、第一ゲート
部Ｇｌの４ＪＬゲート２／の制御端子Ｐｃ。

へのタイミング信号電流線路中に、ゲート電流が零の状
態で、このゲートの閉ループ３の左ブラノチ３Ｌ中の素
子Ｊ２１のみでなくＪｌｌ　も′電圧状態となる制御電
流ｆｉｔ　（この１直なＴｃｏとする）よねも小さな臨
界電流Ｉ。Ｌの入力ジョセフソン接合素子Ｊｔが直列に
介在し、入力抵抗ｇＢ、はこの素子Ｊｔの外部側端とア
ース間に挿入されている点であって、池の構成（物的構
成、線路接続構成な含む）は第一実施例と同様で良い。

従って、第６図中、第一実施例のそれに対応する構成子
には同一符号を付し、説明な省略するものもある。

このように、タイミング′に流線路中に、相対的に低い
臨界電流値１ｉ　＜　Ｔｃｏのジョセフソン接合素子Ｊ
ｉを挿入すると、殊に、４ＪＬゲート２／に制御電流Ｉ
Ｃ，としてのタイミング電流ＩＴが加わってからゲート
電流−，としての信号電流Ｉ８が加わるンーケンス、即
ち第４Ｂ図示の閾値カーブＦのように部分Ｆ、　、　Ｆ
２が現れる第５図中の時刻ｔ＝２．ｔ＝３における関係
にあっては、成る程度以上の１例えば１直Ｂ′のタイミ
ング電流に至る立ち上がり過渡状態において、先づこの
入力ジョセフソン接合素子Ｊ、がスイッチしてしまう。

従って、以後、タイミング電流ＩＴは、殆ど認て入力抵
抗Ｒｓ、　ｋ流れるようになり、４ＪＬゲー）　２／に
流入することはない。

従って、この状態が具現すると、ゲート２７．７）四つ
の接合Ｊｌｌ　＋　Ｊ２１　＋　Ｊ３１　＋　Ｊ４１は
総てゲート電流）としての信号電流工８によってのみス
イッチされる可能性しか残らないため、先の実施例のよ
うに、右ブランチ３Ｒ中の二つの素子ＪＰＩ　ｈ　５４
１のみなスイッチさせるよりは大きな電流値でなければ
ゲート：ｌ／な電圧状態に遷移させることはできないも
のとなる。

これを閾値カーブの変化で示せば、結局、第４Ｂ図中の
部分Ｆ２が仮想線の閾値カーブＦ、ｌのように秒軸方向
上方に移行するものとなり、不感帯領域α２のゲート電
流領域が拡大するだめ、動作余裕度が増すのである。

第６図示の本回路ｌも、その他のラッチング基本動作に
！、（ｔＩ／−１ではＸπ一実施例と全く同様であるの
で、再行は控える。

以上のように、本発明によれば、入力信号なタイミング
信号の立上りの瞬間で読み出し、そハ後の人力信号の変
化に影響な受けることなく読み出した信号に保持し、出
力するジョセフソン苛定ラッチ回路として、確実で信頼
性ある動作を確保しながらも構成至便なラッチ回路が提
供でき、殊に多相脈流電源方式な採るコンピュータ回路
系の重要な構成子として採用し得るため、ジョセフノン
コンピュータの実現にも大キく寄与し碍るものである。

【図面の簡単な説明】

第１図は本発明は定ラッチ回路の使用分野の一例の説明
図、第２図は本発明の基本的実施例の概略構成図、第３
図は本発明に用いる既存の４ＪＬゲートの基本的な構成
図、第４図は４ＪＬゲートの閾値特性曲線図、第５図は
第一実施例の動作な説明するタイムチャート的な説明図
、第６図は第二の実施例の概略構成図、である。 図中、ｌ、主全体としてＤ吋定ラッチ回路、ユ。 ２／　、λコは４ＪＬゲート、３は閉ループ、Ｓｔ１信
号入力端子、Ｔはタイミング入力端子、Ｅはｍｓ入力端
子％　Ｒ，、、は出力負荷抵抗、である。

Claims (1)

1. 【特許請求の範囲】 ジョセフソン接合素子す含み、ゲート端子。 アース端子、制御端子の三端子を有する電流注入型閉ル
   ープジョセフノンスイッチングゲートな二つ用いて第一
   、第二ゲートとなし、第一ゲートの上記制御端子をタイ
   ミング入力端子、上記ゲート端子な信号入力端子とする
   と共に、該第−ゲートノ〕ゲート端子な上記第二ゲート
   の制御端子に接続する一方で、該第二ゲートのゲート端
   子を電源入力端子とし、該第二ゲートのゲート端子とア
   ース側端子間に介在する負荷抵抗に出力電流な選択的に
   採りだすことな特徴とするジョセフソン肯定ラッチ回路
   。