JPS595668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS595668A JPS595668A JP57114851A JP11485182A JPS595668A JP S595668 A JPS595668 A JP S595668A JP 57114851 A JP57114851 A JP 57114851A JP 11485182 A JP11485182 A JP 11485182A JP S595668 A JPS595668 A JP S595668A
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- JP
- Japan
- Prior art keywords
- film
- pattern
- forming
- film pattern
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、とくにバイポー
ラ型半導体装置において、ベース領域とエミッタ領域の
金属配線を自己整合的に形成する方法を提供するもので
ある。
ラ型半導体装置において、ベース領域とエミッタ領域の
金属配線を自己整合的に形成する方法を提供するもので
ある。
３
従来のＮＰＮ型バイポーラ半導体装置の一例を第１図Ａ
−ＧＫ示す。第１図Ａ−Ｆは断面図であり、第１図Ｇは
上面図である。
−ＧＫ示す。第１図Ａ−Ｆは断面図であり、第１図Ｇは
上面図である。
まずＮ型半導体基板１（以下ウェハという）上に、熱酸
化あるいはＣＶＤ法等により第１のＳ ＊０２膜２を形
成後、ホトエツチング技術によりベース窓領域３を形成
し、Ｐ型の不純物を熱拡散法イオン注入法などにより拡
散しベース領域４を形成したのち、Ｎ型の不純物を含む
Ｐｏ１ｙ Ｓｔ膜５を堆積し、次にＳｉ３Ｎ４膜６を堆
積する。その後エミッタパターンを形成するだめの感光
性樹脂パターン７を形成する（第１図Ａ）。
化あるいはＣＶＤ法等により第１のＳ ＊０２膜２を形
成後、ホトエツチング技術によりベース窓領域３を形成
し、Ｐ型の不純物を熱拡散法イオン注入法などにより拡
散しベース領域４を形成したのち、Ｎ型の不純物を含む
Ｐｏ１ｙ Ｓｔ膜５を堆積し、次にＳｉ３Ｎ４膜６を堆
積する。その後エミッタパターンを形成するだめの感光
性樹脂パターン７を形成する（第１図Ａ）。
次に感光性樹脂パターン７をマスクとしてＳｉ３Ｎ４膜
６をエツチングし５１３Ｎ４パターン８を形成したのち
、Ｓｉ３Ｎ４パターン８をマスクとしてＰｏ１ｙ Ｓｔ
膜５をエツチングしてＰｏ１ｙ Ｓｉパターン９を形成
する（第１図Ｂ）。
６をエツチングし５１３Ｎ４パターン８を形成したのち
、Ｓｉ３Ｎ４パターン８をマスクとしてＰｏ１ｙ Ｓｔ
膜５をエツチングしてＰｏ１ｙ Ｓｉパターン９を形成
する（第１図Ｂ）。
次にウェハ１上に熱酸化法により第２のＳｉＯ２膜１０
全１０する。この時３１３Ｎ４パターン８の形成されて
いる部分は酸化されていない。捷たこの特開Ｅｌｉｌｉ
５９−５１Ｅ６８ （２）熱酸化によって、上記Ｐｏ１
ｙ Ｓｉパターン９内のＮ型の不純物が拡散され、エミ
ッタ領域１１が形成される。その後、ベースコンタクト
形成用の感光性樹脂パターン１２を形成する（第１図Ｃ
）。
全１０する。この時３１３Ｎ４パターン８の形成されて
いる部分は酸化されていない。捷たこの特開Ｅｌｉｌｉ
５９−５１Ｅ６８ （２）熱酸化によって、上記Ｐｏ１
ｙ Ｓｉパターン９内のＮ型の不純物が拡散され、エミ
ッタ領域１１が形成される。その後、ベースコンタクト
形成用の感光性樹脂パターン１２を形成する（第１図Ｃ
）。
感光性樹脂パターン１２をマスクとして、上記第２ （
’） Ｓ １０２ 膜１０をエツチングし、ベースコン
タクト１３を形成後、感光性樹脂パターン１２を除去し
、次にＳ ｌ ３Ｎ４パターン８を除去してエミッタコ
ンタクト１４を形成する（第１図Ｄ）。その後、ウェハ
１上にＡ℃膜１６を形成する（第１図Ｅ）。
’） Ｓ １０２ 膜１０をエツチングし、ベースコン
タクト１３を形成後、感光性樹脂パターン１２を除去し
、次にＳ ｌ ３Ｎ４パターン８を除去してエミッタコ
ンタクト１４を形成する（第１図Ｄ）。その後、ウェハ
１上にＡ℃膜１６を形成する（第１図Ｅ）。
次にホトエツチング技術によりＡ２配線パターン１６を
形成する（第１図Ｆ 、Ｇ）。
形成する（第１図Ｆ 、Ｇ）。
しかし従来の方法においては、ベースコンタクト１３と
エミッタ領域１１との距離ａは、Ａ！配線パターン１６
の間隔すと、ベースコンタクト１３゜エミッタ領域１１
とＡβ配線パタ〜ン１６との合わせズレを考慮した分と
をだしあわせたものによってきまる。っまシホトエッチ
ング技術によってきめられてしまい、通常は３〜６μｍ
以上が必要となってしまうため、エミッタ領域１１と肇
コースコンタクト１３との距離が長くなり、その間の抵
抗が大きくなり、高速化を計る時には非常に大きな問題
となるとともに、高密度化に対しても大きな支障となっ
ていた。
エミッタ領域１１との距離ａは、Ａ！配線パターン１６
の間隔すと、ベースコンタクト１３゜エミッタ領域１１
とＡβ配線パタ〜ン１６との合わせズレを考慮した分と
をだしあわせたものによってきまる。っまシホトエッチ
ング技術によってきめられてしまい、通常は３〜６μｍ
以上が必要となってしまうため、エミッタ領域１１と肇
コースコンタクト１３との距離が長くなり、その間の抵
抗が大きくなり、高速化を計る時には非常に大きな問題
となるとともに、高密度化に対しても大きな支障となっ
ていた。
本発明は上記欠点にかんがみなされたもので、エミッタ
領域と、ベースコンタクト部との境界で金属を断線させ
ることにより、エミッタ領域とベースコンタクト部の金
属配線の間隔を小さくすることを特徴とする。
領域と、ベースコンタクト部との境界で金属を断線させ
ることにより、エミッタ領域とベースコンタクト部の金
属配線の間隔を小さくすることを特徴とする。
本発明の半導体装置の製造方法の第１の実施例を第２図
Ａ−Ｈに示す。第２図Ａ−Ｇは断面図であり、第２図Ｈ
は上面図である。
Ａ−Ｈに示す。第２図Ａ−Ｇは断面図であり、第２図Ｈ
は上面図である。
オずＮ型のシリコンウェハ２１上に、第１のＳ ｘ Ｏ
２膜を形成後、ホトエツチング技術によりペース領域形
成用の第１のＳｉｏ２パターン２２を形成し、熱拡散あ
るいはイオン注入法によりＰ型の不純物を導入してベー
ス領域２３を形成する。その後、ベース領域２３の一部
に第２の８１０２パターン２４を形成する（第２図Ａ）
。
２膜を形成後、ホトエツチング技術によりペース領域形
成用の第１のＳｉｏ２パターン２２を形成し、熱拡散あ
るいはイオン注入法によりＰ型の不純物を導入してベー
ス領域２３を形成する。その後、ベース領域２３の一部
に第２の８１０２パターン２４を形成する（第２図Ａ）
。
次に、ウェハ２１上にＮ型不純物を含むＰｏ１ｙＳｉ膜
２６をたとえば０．２〜０．５μｍ程度堆積し、Ｓ ｉ
３Ｎ４膜２６を約０．０６〜０．２μｍ位堆積したの
ち、エミッタおよびエミッタコンタクトを形成するだめ
の感光性樹脂パターン２７を形成する（第２図Ｂ）。
２６をたとえば０．２〜０．５μｍ程度堆積し、Ｓ ｉ
３Ｎ４膜２６を約０．０６〜０．２μｍ位堆積したの
ち、エミッタおよびエミッタコンタクトを形成するだめ
の感光性樹脂パターン２７を形成する（第２図Ｂ）。
しかるのち、感光性樹脂パターン２７をマスクとしてＳ
ｉ３Ｎ４膜４６をエツチングし３１３Ｎ４膜パターン２
８を形成後、パターン２８をマスクとしてＰｏ１ｙ ５
ｉ２６をエツチングしＰｏ１ｙ Ｓｉパターン２９を形
成する。このとき、２６のエツチングをウェット等の等
方性エツチングにより行い、このサイドエツチング量β
をたとえば０．３〜１．０μｍ位となるようにし、Ｓ
ｓ ３Ｎ４パターン２８がひさし状となるように形成す
る（第２図Ｃ）。
ｉ３Ｎ４膜４６をエツチングし３１３Ｎ４膜パターン２
８を形成後、パターン２８をマスクとしてＰｏ１ｙ ５
ｉ２６をエツチングしＰｏ１ｙ Ｓｉパターン２９を形
成する。このとき、２６のエツチングをウェット等の等
方性エツチングにより行い、このサイドエツチング量β
をたとえば０．３〜１．０μｍ位となるようにし、Ｓ
ｓ ３Ｎ４パターン２８がひさし状となるように形成す
る（第２図Ｃ）。
次にウェハ２１上にＣＶＤ法により第２の８１０２膜３
ｏを形成するとともに、熱処理を行ない、Ｐｏ１ｙ Ｓ
ｉパターン内のＮ型形成用不純物を拡散してエミッタ領
域３１を形成する（第２図Ｄ）。
ｏを形成するとともに、熱処理を行ない、Ｐｏ１ｙ Ｓ
ｉパターン内のＮ型形成用不純物を拡散してエミッタ領
域３１を形成する（第２図Ｄ）。
その後、第２のＳｉｏ２膜３ｏ全３ｏば、反応性スパッ
タエツチングあるいはスパッタエッチング７・−ｍ− 等の異方性エツチング方法によりエツチングし、Ｐｏ１
ｙ Ｓｉパターン２９の側ｔＴｌ第２ ノＳ ｉ Ｏ２
膜パターン３２を残しだのち、Ｓｉ３Ｎ４バクーン２８
を除去する（第２図Ｅ）。
タエツチングあるいはスパッタエッチング７・−ｍ− 等の異方性エツチング方法によりエツチングし、Ｐｏ１
ｙ Ｓｉパターン２９の側ｔＴｌ第２ ノＳ ｉ Ｏ２
膜パターン３２を残しだのち、Ｓｉ３Ｎ４バクーン２８
を除去する（第２図Ｅ）。
ウェハ２１上ｖＣＡＲ膜３３を例えば０．３−１．０μ
ｍ位蒸着すると、第２のＳ １０２膜パターン３２のひ
さし部分３４でＡ２膜３３が断線する。蒸着するＡβ膜
３３の膜厚は、Ｐｏ１ｙ Ｓｔ ２９の膜厚およびサイ
ドエツチング量により断線をおこすように設定する（第
２図Ｆ）。
ｍ位蒸着すると、第２のＳ １０２膜パターン３２のひ
さし部分３４でＡ２膜３３が断線する。蒸着するＡβ膜
３３の膜厚は、Ｐｏ１ｙ Ｓｔ ２９の膜厚およびサイ
ドエツチング量により断線をおこすように設定する（第
２図Ｆ）。
次にホトエツチング技術によりＡｎ配線パターン３５．
３６を形成する。この時ひさし部分３４ではＡｌ配線は
すでに断線しているため、ベース部のＡ！配線パターン
３６とエミッタ部のへ２配線ハターン３５の分離をセル
フ・アラインで行なうことができる（第２図Ｇ）。
３６を形成する。この時ひさし部分３４ではＡｌ配線は
すでに断線しているため、ベース部のＡ！配線パターン
３６とエミッタ部のへ２配線ハターン３５の分離をセル
フ・アラインで行なうことができる（第２図Ｇ）。
本発明の半導体装置の製造方法の第２の実施例を第３図
Ａ−Ｈに示す。
Ａ−Ｈに示す。
まずＮ型のシリコンウェハ４１上に第１のＳ ｘ ０２
膜を形成後、ホトエツチング技術によりベース領特開昭
５９−５６６８ （３） 域形成用の第１のＳｉＯ２パターン４２を形成し、熱拡
散あるいはイオン注入法によりＰ型の不純物を導入して
ベース領域４３を形成する。その後ベース領域４３の一
部に第２のＳ ｉＯ２パタ一ン４４次にウェハ４１上に
Ｎ型形成用不純物を含むＰｏ１ｙ Ｓｔ膜４５を例えば
０．２−０．５ ｐｍ位堆積し、Ｓ ｉ３Ｎ４膜４６を
０．０５〜０．２ μｍ位堆積したのち、エミッタおよ
びエミッタコンタクトを形成するだめの感光性樹脂パタ
ーン４７を形成する（第３図Ｂ）。
膜を形成後、ホトエツチング技術によりベース領特開昭
５９−５６６８ （３） 域形成用の第１のＳｉＯ２パターン４２を形成し、熱拡
散あるいはイオン注入法によりＰ型の不純物を導入して
ベース領域４３を形成する。その後ベース領域４３の一
部に第２のＳ ｉＯ２パタ一ン４４次にウェハ４１上に
Ｎ型形成用不純物を含むＰｏ１ｙ Ｓｔ膜４５を例えば
０．２−０．５ ｐｍ位堆積し、Ｓ ｉ３Ｎ４膜４６を
０．０５〜０．２ μｍ位堆積したのち、エミッタおよ
びエミッタコンタクトを形成するだめの感光性樹脂パタ
ーン４７を形成する（第３図Ｂ）。
感光性樹脂パターン４７をマスクトシテＳｉ３Ｎ４膜４
６をエツチングしＳｉ３Ｎ４パターン４Ｂを形成後Ｓｉ
３Ｎ４パターン４８を？スフとして、Ｐｏ１ｙ Ｓｉ膜
４５をエツチングしＰｏ１ｙ Ｓｉパターン４９を形成
する。
６をエツチングしＳｉ３Ｎ４パターン４Ｂを形成後Ｓｉ
３Ｎ４パターン４８を？スフとして、Ｐｏ１ｙ Ｓｉ膜
４５をエツチングしＰｏ１ｙ Ｓｉパターン４９を形成
する。
この時に、Ｐｏ１ｙ Ｓｔ膜４５のエツチングをウェッ
トエツチング等の等方性エツチングにより行ない、サイ
ドエツチング量βを例えば０．３〜１．０μｍ位となる
ようにしてＳｉ３Ｎ４パターン４８がひさし状となるよ
うに形成する（第３図Ｃ）。
トエツチング等の等方性エツチングにより行ない、サイ
ドエツチング量βを例えば０．３〜１．０μｍ位となる
ようにしてＳｉ３Ｎ４パターン４８がひさし状となるよ
うに形成する（第３図Ｃ）。
次にベース領域４３に、上記Ｓｉ３Ｎ４膜パターン４８
をマスクとして、Ｐ型不純物をイオン注入法により導入
して、グラフトベース領域５０を形成する（第３図Ｄ）
。
をマスクとして、Ｐ型不純物をイオン注入法により導入
して、グラフトベース領域５０を形成する（第３図Ｄ）
。
その後、ウェハ４１」二にＣＶＤ法により第２のＳｉＯ
□膜６１全６１するとともに、熱処理を行ない上記Ｐｏ
１ｙ Ｓｔパターン４９内のＮ型形成用不純物を拡散し
てエミッタ領域５２を形成する（第３図Ｅ）。
□膜６１全６１するとともに、熱処理を行ない上記Ｐｏ
１ｙ Ｓｔパターン４９内のＮ型形成用不純物を拡散し
てエミッタ領域５２を形成する（第３図Ｅ）。
次に第２のＳｉ○２膜６１全６１ば反応性スパッタエツ
チングあるいはスパッタエツチング等の異方性エッチン
グ力法によりエツチングし、Ｐｏ１ｙ Ｓｉパターン４
９の側面に第２のＳ ｚ Ｏ２膜パターン５３を形成後
、Ｓｉ３Ｎ４パターン４８を除去する（第３図Ｆ）。
チングあるいはスパッタエツチング等の異方性エッチン
グ力法によりエツチングし、Ｐｏ１ｙ Ｓｉパターン４
９の側面に第２のＳ ｚ Ｏ２膜パターン５３を形成後
、Ｓｉ３Ｎ４パターン４８を除去する（第３図Ｆ）。
ウェハ４１上にＡμ膜６４を例えば０．３〜１．０μｍ
位蒸着すると、第２の８１０２膜パターン５３のひさし
部分６６でＡλ膜６４が断線する。蒸着するＡ２膜６４
の膜厚は、Ｐｏ１ｙ Ｓｉ ４９の膜厚およびサイドエ
ツチング量ｌにより断線をおこすように設定する（第３
図Ｇ）。
位蒸着すると、第２の８１０２膜パターン５３のひさし
部分６６でＡλ膜６４が断線する。蒸着するＡ２膜６４
の膜厚は、Ｐｏ１ｙ Ｓｉ ４９の膜厚およびサイドエ
ツチング量ｌにより断線をおこすように設定する（第３
図Ｇ）。
次にホトエツチング技術によりＡｌ配線・くターン５６
．５７を形成する。この時ひさし部分６６ではＡｌ配線
はすでに断線しているため、ベース部ノＡ ｌ配線パタ
ーン−６７をエミッタ部のＡｌｌ配線ハタノン６６分離
をセルフ・アラインで行なうことができる（第３図Ｈ）
。
．５７を形成する。この時ひさし部分６６ではＡｌ配線
はすでに断線しているため、ベース部ノＡ ｌ配線パタ
ーン−６７をエミッタ部のＡｌｌ配線ハタノン６６分離
をセルフ・アラインで行なうことができる（第３図Ｈ）
。
以上のように、本発明の方法であれば、配線用の金属膜
を蒸着した時に、エミッタ部とベース部で断線により分
離されているためにサイドエツチング量ｅだけでよくホ
トエツチングの余裕を考える必要赤なく、高密度化を図
ることができる。またエミッタ領域と、ベース部の金属
配線の距離を非常に小さくすることにより、エミッタ、
ベース間の抵抗が小さくできるとともに、トランジスタ
のサイズを小さくすることができるため、Ｐ −Ｎ接合
容量を小さくでき、高速化を計ることができる。また第
２の実施例のごとく自己整合的にグラフトベースをつく
りさらに抵抗を小さくするとと１１・、−二 も可能である。さらにＰｏ１ｙ Ｓｉの上にはＡｌがの
っているため、エミッタ領域の配線抵抗も小さくできる
。
を蒸着した時に、エミッタ部とベース部で断線により分
離されているためにサイドエツチング量ｅだけでよくホ
トエツチングの余裕を考える必要赤なく、高密度化を図
ることができる。またエミッタ領域と、ベース部の金属
配線の距離を非常に小さくすることにより、エミッタ、
ベース間の抵抗が小さくできるとともに、トランジスタ
のサイズを小さくすることができるため、Ｐ −Ｎ接合
容量を小さくでき、高速化を計ることができる。また第
２の実施例のごとく自己整合的にグラフトベースをつく
りさらに抵抗を小さくするとと１１・、−二 も可能である。さらにＰｏ１ｙ Ｓｉの上にはＡｌがの
っているため、エミッタ領域の配線抵抗も小さくできる
。
本実施例ではＮＰＮ型の半導体装置について述べたが、
ＰＮＰ型の半導体装置についても同様であり、ダイオー
ド、抵抗等にも使用できる。
ＰＮＰ型の半導体装置についても同様であり、ダイオー
ド、抵抗等にも使用できる。
また、側面にＳｉｏ２膜を残す方法として異方性エツチ
ングについて述べたが、これは、側面に５ＩＯ２膜を残
すことができれば、他の方法を用いても良いことはいう
までもない。なおＰｏ１ｙ Ｓｉ上に蛾する膜は本実施
例では、Ｓｉ３Ｎ４を用いたがこれは絶縁膜でなくとも
Ｐｏ１ｙ Ｓｔエツチングにおいてマスクとなるような
膜であればよい。
ングについて述べたが、これは、側面に５ＩＯ２膜を残
すことができれば、他の方法を用いても良いことはいう
までもない。なおＰｏ１ｙ Ｓｉ上に蛾する膜は本実施
例では、Ｓｉ３Ｎ４を用いたがこれは絶縁膜でなくとも
Ｐｏ１ｙ Ｓｔエツチングにおいてマスクとなるような
膜であればよい。
以上述べたように、本発明の方法であれば、ベース領域
とエミッタ領域部の金属膜を蒸着の時に自己整合的に分
離できるために、ホトエツチング技術に左右されず微細
な分離が可能であり、集積回路高密度高速化を図ること
ができ大なる工業的価値を有するものである。
とエミッタ領域部の金属膜を蒸着の時に自己整合的に分
離できるために、ホトエツチング技術に左右されず微細
な分離が可能であり、集積回路高密度高速化を図ること
ができ大なる工業的価値を有するものである。
１２．３．− ・
特開口ａ ５９−５６６８ （４）
第１図Ａ−Ｆは従来のバイポーラ半導体装置の製造工程
断面図、第１図Ｇは同Ｆの要部概略平面パターン図、第
２図Ａ−Ｇ 、第３図Ａ−Ｈはそれぞれ本発明の実施例
のバイポーラ半導体装置の製造工程断面図である。 第３図Ａ−Ｈは本発明の半導体装置の製造方法の第２の
実施例を示す。 ２１．４１・・・・・Ｎ型Ｓｔウェハ、２３．４３・・
・・・ペース領域、２９ 、４９・・・・・・Ｐｏ１ｙ
Ｓｔパターン、２８．４８・・・・・８１３Ｎ４パタ
ーン、３１．５２・・川・エミッタ領域、３２．６３・
・・・・第３の８１０２パターン、３５．３６．５６・
・・・・・Ａｌ配線パターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名筆
１ 図 第１図 第１図 ζ３２図 ４ ２３ ３１ ２３ ３１ 艷３図 １Δ 第３図 δθ ４３４４ ６θ ４３６２ ４４ 第３ ｒｌＡ。 ３ ６０ ４３６２ ４４
断面図、第１図Ｇは同Ｆの要部概略平面パターン図、第
２図Ａ−Ｇ 、第３図Ａ−Ｈはそれぞれ本発明の実施例
のバイポーラ半導体装置の製造工程断面図である。 第３図Ａ−Ｈは本発明の半導体装置の製造方法の第２の
実施例を示す。 ２１．４１・・・・・Ｎ型Ｓｔウェハ、２３．４３・・
・・・ペース領域、２９ 、４９・・・・・・Ｐｏ１ｙ
Ｓｔパターン、２８．４８・・・・・８１３Ｎ４パタ
ーン、３１．５２・・川・エミッタ領域、３２．６３・
・・・・第３の８１０２パターン、３５．３６．５６・
・・・・・Ａｌ配線パターン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名筆
１ 図 第１図 第１図 ζ３２図 ４ ２３ ３１ ２３ ３１ 艷３図 １Δ 第３図 δθ ４３４４ ６θ ４３６２ ４４ 第３ ｒｌＡ。 ３ ６０ ４３６２ ４４
Claims (2)
- （１）半導体基板上に一導電型不純物を含み導電性を有
する第１の膜を形成する工程と、上記第１の膜上に第２
の膜を形成する工程と、所定の第２の膜パターンを形成
する工程と、上記第２の膜パターンをマスクとして上記
第１の膜をエツチングし、上記第２の膜パターンの端よ
り所定の長さだけ内側に入るように上記第１の膜パター
ンを形成する工程と、上記第１の膜パターンの側面と上
記第１の膜と接する側でかつ上記第１の膜が除去された
第２の膜パターン部に第１の絶縁膜を形成する工程と、
上記第２の膜パターンを除去する工程と、上記半導体基
板ならびに上記第１の膜パターン上に分離した導体配線
用薄膜を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - （２）半導体基板上に一導電型不純物を含み導電性を有
する第１の膜を形成する工程と、上記第１の膜上に第２
の膜を形成する工程と、所定の第２の膜パターンを形成
する工程と、上記第２の膜パターンをマスクとして上記
第１の膜をエツチングし、上記第２の膜パターンの端よ
り所定の長さだけ内側に入るように上記第１の膜パター
ンを形成する工程と、上記第１の膜パターンをマスクと
して上記半導体基板の所定領域に反対導電型不純物をイ
オン注入法により導入する工程と、上記第１の膜パター
ンの側面と上記第１の膜と接する側でかつ上記第１の膜
が除去された第２の膜パターン部に第１の絶縁膜を形成
する工程と、上記第２の膜パターンを除去する工程と、
上記半導体基板ならびに上記第１の膜パターン上に導体
配線用薄膜を形成する工程とを備えだことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114851A JPS595668A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114851A JPS595668A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595668A true JPS595668A (ja) | 1984-01-12 |
Family
ID=14648290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114851A Pending JPS595668A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143479A (en) * | 1981-03-02 | 1982-09-04 | Fujikura Ltd | Formation of insulating oxide film on copper or copper alloy |
-
1982
- 1982-07-01 JP JP57114851A patent/JPS595668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143479A (en) * | 1981-03-02 | 1982-09-04 | Fujikura Ltd | Formation of insulating oxide film on copper or copper alloy |
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