JPS5958551A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS5958551A JPS5958551A JP57170613A JP17061382A JPS5958551A JP S5958551 A JPS5958551 A JP S5958551A JP 57170613 A JP57170613 A JP 57170613A JP 17061382 A JP17061382 A JP 17061382A JP S5958551 A JPS5958551 A JP S5958551A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- stack
- subroutine
- jump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、スタック動作テストヲ簡単に行なえる機構を
具えたマイクロプロセッサに関する。
具えたマイクロプロセッサに関する。
近年ブイクロコンビ二一夕の普及は急速に進み、その利
用範囲はあらゆる産業分野に及んでいる。このマイクロ
コンピュータの主構成要素であるマイクロプロセッサは
、第１図に示すように構成され、マイクロプログラムカ
ウンタ（以下ＰＣと略す）２がアドレスバス３を介して
指定するアドレスの命令ナマイクロプログラムメモリＣ
以下ＲＯＭと略す）４から抽出し命令レジスタ５に一時
格納する。命令レジスタ５は、前記格納された命令にも
とづき、実行回路６を駆動させることにより、この命令
は実行される。
用範囲はあらゆる産業分野に及んでいる。このマイクロ
コンピュータの主構成要素であるマイクロプロセッサは
、第１図に示すように構成され、マイクロプログラムカ
ウンタ（以下ＰＣと略す）２がアドレスバス３を介して
指定するアドレスの命令ナマイクロプログラムメモリＣ
以下ＲＯＭと略す）４から抽出し命令レジスタ５に一時
格納する。命令レジスタ５は、前記格納された命令にも
とづき、実行回路６を駆動させることにより、この命令
は実行される。
例えば、この命令が外部装置に出力する命令であれば、
実行回路６からデータバス８を介して制御信号が送られ
、データレジスタ９を制御すると共に所定の外部装置へ
出力された。
実行回路６からデータバス８を介して制御信号が送られ
、データレジスタ９を制御すると共に所定の外部装置へ
出力された。
このように与えられるプログラムは命令を１つ１つ順序
よく実行することにより処理されるが、このプログラム
が所定のアドレスヘジャンプせよという命令、例えばサ
ブルーチンジャンプ命令を有したものであった場合、Ｐ
Ｏ２はこのサブルーチンジャンプ命令が実行され該実行
終了後に戻るべきメインルーチンのアドレスデータなス
タックＩＫ出力して記憶させる。その後・サブルーチン
の指定されたアドレスヘジャンプし該サブルーチンの命
令を順次実行し該サブルーチン命令の実行が終了すると
前記ｐｃ２はスタック１から、サブルーチンヘジャンプ
する時に格納しておいた戻るべきアドレスのアドレスデ
ータを読みとり、該読みとったアドレスデータなＲＯＭ
４に指定し、このアドレスの命令を実行するとともにこ
の命令以後のメインルーチンの命令を順次実行していく
ものであった。ところで前述したようにプログラムの命
令を順次実行していく上でサブルーチンジャンプ命１ｃ
従った命令を実行した後、指定された戻り先すなわちス
タック１に格納されたアドレスに確実に戻ることは重要
なことであり、このためスタックｌＫ格納されたアドレ
スが正常なプログラムに即したものであるかどうかのテ
ストを行うことが必要とされていた。
よく実行することにより処理されるが、このプログラム
が所定のアドレスヘジャンプせよという命令、例えばサ
ブルーチンジャンプ命令を有したものであった場合、Ｐ
Ｏ２はこのサブルーチンジャンプ命令が実行され該実行
終了後に戻るべきメインルーチンのアドレスデータなス
タックＩＫ出力して記憶させる。その後・サブルーチン
の指定されたアドレスヘジャンプし該サブルーチンの命
令を順次実行し該サブルーチン命令の実行が終了すると
前記ｐｃ２はスタック１から、サブルーチンヘジャンプ
する時に格納しておいた戻るべきアドレスのアドレスデ
ータを読みとり、該読みとったアドレスデータなＲＯＭ
４に指定し、このアドレスの命令を実行するとともにこ
の命令以後のメインルーチンの命令を順次実行していく
ものであった。ところで前述したようにプログラムの命
令を順次実行していく上でサブルーチンジャンプ命１ｃ
従った命令を実行した後、指定された戻り先すなわちス
タック１に格納されたアドレスに確実に戻ることは重要
なことであり、このためスタックｌＫ格納されたアドレ
スが正常なプログラムに即したものであるかどうかのテ
ストを行うことが必要とされていた。
従来のこのようなスタック動作テスト、、ｔ６ま第２ず
ダ 図に示すサブルーチンジャンプ命令ヲ有したプログラム
を実行する場合以下に示すように行われていた。すなわ
ち第２図に示すプログラムはメインルーチンのアドレス
１ｏｏから命令実行を開始シアドレス１０３の命令を実
行することによりアドレス５００かものサブルーチン命
令にジャンプしアドレス５００からのサブルーチン命令
をアドレス５０５まで順次実行してゆく。そしてアトＬ
／ス５０５の命令を実行することによってメインルーチ
ンのアドレス１０４にリターンし、該アドレス１０４の
命令を実行した後順次１０５．１０６・・・・・・の命
令を実行せよという意味の命令である。
ダ 図に示すサブルーチンジャンプ命令ヲ有したプログラム
を実行する場合以下に示すように行われていた。すなわ
ち第２図に示すプログラムはメインルーチンのアドレス
１ｏｏから命令実行を開始シアドレス１０３の命令を実
行することによりアドレス５００かものサブルーチン命
令にジャンプしアドレス５００からのサブルーチン命令
をアドレス５０５まで順次実行してゆく。そしてアトＬ
／ス５０５の命令を実行することによってメインルーチ
ンのアドレス１０４にリターンし、該アドレス１０４の
命令を実行した後順次１０５．１０６・・・・・・の命
令を実行せよという意味の命令である。
そこでマイクロプロセッサはアドレス１００カラ上述し
た方法によって命令の実行を開始し命令の実行がアドレ
ス１０３に至ると、ＰＯ２はＲＯＭ４にこのアドレス１
０３を指定する。この１０３の命令／］″−アドレス５
００ヘジャンプせよという命令であることからＰＯ２は
飛び先であるサブルーチンのアドレス５００の検索を開
始するとともに、サブルーチンがアドレス５００〜５０
５まで実行された後戻るべきメインルーチンのアドレス
１０４をスタックＩＫ送出しこれを格納させた後検索し
ていた飛び先のアドレス５００へ所定の動作によりジャ
ンプする。その後、５００から順次命令を実スタ５に格
納するとともにこの命令の内容を解読する。この時アド
レス５０５の命令が１．０４ヘリターンせよという命令
であることから実行回路６は制御線７を介してＰＯ２に
制御信号を送出する。そこで、ＰＯ２はサブルーチンヘ
ジャンプする時に戻り先のアドレスとしてスタックｌに
格納させていたアドレス１０４６該スタック１から読み
出し、このアドレス１０４をアドレスバス３を介してＲ
ＯＭ４に指定する。その後、ＲＯＭ４でこの命令をデー
タフェッチし命令レジスタ５にとりこみこのとりこまれ
た命令の内容にもとづいて実行回路６から制御信号を送
出しデータノ（ス８、データレジスタ９を介し′Ｃ前記
アドレス１０４の命令を実行させる。ここで、データレ
ジスタ９はこの実行された動作がスタックｌに格納され
ていたアドレスの命令によるものであれば外部端子９１
から１を出力し、そうでない場合外部端子９０から０を
出力する。−ヒ述したようにこのアドレス１０４はサブ
ルーチンヘジャンプする前にスタック１に格納しておい
たアドレスであり、従来のスタック動作テストはこのア
ドレス１０４の命令を実行させ、その実行結果て応じて
スタック１に格納されたアドレスデータを確認するとい
う方法により行なわれていた。
た方法によって命令の実行を開始し命令の実行がアドレ
ス１０３に至ると、ＰＯ２はＲＯＭ４にこのアドレス１
０３を指定する。この１０３の命令／］″−アドレス５
００ヘジャンプせよという命令であることからＰＯ２は
飛び先であるサブルーチンのアドレス５００の検索を開
始するとともに、サブルーチンがアドレス５００〜５０
５まで実行された後戻るべきメインルーチンのアドレス
１０４をスタックＩＫ送出しこれを格納させた後検索し
ていた飛び先のアドレス５００へ所定の動作によりジャ
ンプする。その後、５００から順次命令を実スタ５に格
納するとともにこの命令の内容を解読する。この時アド
レス５０５の命令が１．０４ヘリターンせよという命令
であることから実行回路６は制御線７を介してＰＯ２に
制御信号を送出する。そこで、ＰＯ２はサブルーチンヘ
ジャンプする時に戻り先のアドレスとしてスタックｌに
格納させていたアドレス１０４６該スタック１から読み
出し、このアドレス１０４をアドレスバス３を介してＲ
ＯＭ４に指定する。その後、ＲＯＭ４でこの命令をデー
タフェッチし命令レジスタ５にとりこみこのとりこまれ
た命令の内容にもとづいて実行回路６から制御信号を送
出しデータノ（ス８、データレジスタ９を介し′Ｃ前記
アドレス１０４の命令を実行させる。ここで、データレ
ジスタ９はこの実行された動作がスタックｌに格納され
ていたアドレスの命令によるものであれば外部端子９１
から１を出力し、そうでない場合外部端子９０から０を
出力する。−ヒ述したようにこのアドレス１０４はサブ
ルーチンヘジャンプする前にスタック１に格納しておい
たアドレスであり、従来のスタック動作テストはこのア
ドレス１０４の命令を実行させ、その実行結果て応じて
スタック１に格納されたアドレスデータを確認するとい
う方法により行なわれていた。
かかる従来のマイクロプロセッサによればスタック動作
テストを行う場合にスタックＩＫ、格納されたアドレス
を外部へ取り出す径路がなく、スタｙ りｌの内容はマ
イクロブロクラムカウンタ２を通してマイクロプログラ
ムメモリ４のアドレス指定用に使用されるだけであり、
このアドレスの命令を実行させなげれば前記スタック１
の内容が判断できずさらに実行回路６の実行結果カスタ
ツク１に格納されていたアドレスの命令（（よるものか
どうかの解析をしなげればならなかった。このためその
解析ｌ０Ｊ−できるだけ簡便に処理できるようにテスト
プログラム中（（プツシ−命令やリターン命令を盛りこ
むとか、あルイハスタックＩＫ格納されていたアドレス
の命令による正常な動作がなされた時に外部接続端子を
例えばＯから１に変化させる等の処理７行う負荷装置が
必要になるという欠点があった。
テストを行う場合にスタックＩＫ、格納されたアドレス
を外部へ取り出す径路がなく、スタｙ りｌの内容はマ
イクロブロクラムカウンタ２を通してマイクロプログラ
ムメモリ４のアドレス指定用に使用されるだけであり、
このアドレスの命令を実行させなげれば前記スタック１
の内容が判断できずさらに実行回路６の実行結果カスタ
ツク１に格納されていたアドレスの命令（（よるものか
どうかの解析をしなげればならなかった。このためその
解析ｌ０Ｊ−できるだけ簡便に処理できるようにテスト
プログラム中（（プツシ−命令やリターン命令を盛りこ
むとか、あルイハスタックＩＫ格納されていたアドレス
の命令による正常な動作がなされた時に外部接続端子を
例えばＯから１に変化させる等の処理７行う負荷装置が
必要になるという欠点があった。
本発明はかかる従来の欠点を除去するためになされたも
のであり、上述したスタック動作の良否を判定する負荷
装置が不用でありテストプログラムに対する種々の配慮
を低減することができ、かつスタンつて格納されたデー
タのテストが簡単に行なえる機構を具えたマイクロプロ
セッサを提供することをその目的とする。
のであり、上述したスタック動作の良否を判定する負荷
装置が不用でありテストプログラムに対する種々の配慮
を低減することができ、かつスタンつて格納されたデー
タのテストが簡単に行なえる機構を具えたマイクロプロ
セッサを提供することをその目的とする。
本発明においては、マイクロプログラムカウンタまたは
スタックと出力データレジスタに接続されるデータバス
との間に前記スタックに格納されている戻り先アドレス
を前記出力データレジスタに直接転送するためのパスラ
インを設けている。そしてプログラムメモリの所定のア
ドレスＮに格納したリターン＆転送命令を実行させリタ
ーン命令によって前記スタックに格納される戻り先アド
レスを前記パスライン上に出力し、前記転送命令によっ
て前記パスライン中に構成されるゲート回路を開放させ
前記スタック＆Ｃ格納される戻り先アドレスを出力レジ
スタに直接取りこんで監視することで上記目的を達して
いる。
スタックと出力データレジスタに接続されるデータバス
との間に前記スタックに格納されている戻り先アドレス
を前記出力データレジスタに直接転送するためのパスラ
インを設けている。そしてプログラムメモリの所定のア
ドレスＮに格納したリターン＆転送命令を実行させリタ
ーン命令によって前記スタックに格納される戻り先アド
レスを前記パスライン上に出力し、前記転送命令によっ
て前記パスライン中に構成されるゲート回路を開放させ
前記スタック＆Ｃ格納される戻り先アドレスを出力レジ
スタに直接取りこんで監視することで上記目的を達して
いる。
以下本発明の実施例乞添付図面にもとづき詳細罠説明す
る。第３図は本発明の一実施例を示すマイクロプロセッ
サのブロック図でありＰＯ２とＲＯＭ ４０間のアドレ
スバス３とデータレジスタ間にはスタックｌに格納され
たアドレスデータを転送させるためのパスライン１１が
設けられ、さらにこのパスライン１１には所定の命令に
よって開閉されるゲート回路１０が設げられている。
る。第３図は本発明の一実施例を示すマイクロプロセッ
サのブロック図でありＰＯ２とＲＯＭ ４０間のアドレ
スバス３とデータレジスタ間にはスタックｌに格納され
たアドレスデータを転送させるためのパスライン１１が
設けられ、さらにこのパスライン１１には所定の命令に
よって開閉されるゲート回路１０が設げられている。
また、第４図は第３図に示すマイクロプロセッサにおけ
るスタック動作テストに用いるテストプログラムの一例
を示すものである。今マイクロプロセッサに命令実行の
指示が与えられるとＰＯ２はＲＯＭ ４にアドレス１０
０を指定しこのアドレス１００からの命令を上述した方
法により順次実行する。ＰＯ２がＲＯＭ ４に対しアド
レス１０３を指定すると、このアドレス１０３の命令内
容が命令レジスタに格納されその判別が行なわれる。
るスタック動作テストに用いるテストプログラムの一例
を示すものである。今マイクロプロセッサに命令実行の
指示が与えられるとＰＯ２はＲＯＭ ４にアドレス１０
０を指定しこのアドレス１００からの命令を上述した方
法により順次実行する。ＰＯ２がＲＯＭ ４に対しアド
レス１０３を指定すると、このアドレス１０３の命令内
容が命令レジスタに格納されその判別が行なわれる。
このアドレス１０３の命令内容はサブルーチンのアドレ
ス５００ヘジヤンプせよと命令であることから前記ｐｏ
２は、とび先であるサブルーチンのアドレス５００の検
索を開始するとともに１該サブル一チン命令実行終了後
に戻るべきアドレスであるメインルーチンのアドレス１
０４’ｆスタツク１に送出し、該アドレス１０４をスタ
ック１に格納し、その後検索していたサブルーチンのア
ドレス５００ヘジヤンプする。その後サブルーチン５０
０からの命令す一順次実行され、ＰＯ２からＲＯＭ４に
アドレス５０５／）−指定されるとＪ（ＯＭ ４がデー
タフェッチを行いこのアドレス５０５の命令が命令レジ
スタ５に格納されこの命令の内容（（よって実行回路６
を駆動する。第４図からも明らかなようにこの命令は、
アドレス１０４ヘリターンしかつＰＯ２の出力をデータ
レジスタ９へ転送せよという命令であることから実行回
路６はＰＯ２に対して制御信号綜７を介してこの旨の制
御信号を送出し所定の制御を行う。ここでＰＯ２はアド
レス５０５のアドレス１０４ヘリターンせよという命令
によりサブルーチンヘジャンプする前にスタックｌに格
納しておいた、該サブルーチン命令実行後に行なわれる
命令が格納された戻り先アドレス１０４を該スタックｌ
から読みとる。
ス５００ヘジヤンプせよと命令であることから前記ｐｏ
２は、とび先であるサブルーチンのアドレス５００の検
索を開始するとともに１該サブル一チン命令実行終了後
に戻るべきアドレスであるメインルーチンのアドレス１
０４’ｆスタツク１に送出し、該アドレス１０４をスタ
ック１に格納し、その後検索していたサブルーチンのア
ドレス５００ヘジヤンプする。その後サブルーチン５０
０からの命令す一順次実行され、ＰＯ２からＲＯＭ４に
アドレス５０５／）−指定されるとＪ（ＯＭ ４がデー
タフェッチを行いこのアドレス５０５の命令が命令レジ
スタ５に格納されこの命令の内容（（よって実行回路６
を駆動する。第４図からも明らかなようにこの命令は、
アドレス１０４ヘリターンしかつＰＯ２の出力をデータ
レジスタ９へ転送せよという命令であることから実行回
路６はＰＯ２に対して制御信号綜７を介してこの旨の制
御信号を送出し所定の制御を行う。ここでＰＯ２はアド
レス５０５のアドレス１０４ヘリターンせよという命令
によりサブルーチンヘジャンプする前にスタックｌに格
納しておいた、該サブルーチン命令実行後に行なわれる
命令が格納された戻り先アドレス１０４を該スタックｌ
から読みとる。
そして引き続きアドレス１０４からの命令を実行させる
べ（アドレスバス３を介してＲＯＭ４にこのアドレス１
０４ヲアドレスバス３に出力する。
べ（アドレスバス３を介してＲＯＭ４にこのアドレス１
０４ヲアドレスバス３に出力する。
これと同時にアドレス５０５のＰＯ２の出力をデータレ
ジスタ９に転送せよという命令によりゲート回路１０が
開放される。このため前記ｐｃ２の出力すなわちスタッ
ク１に格納されていた戻り先アトレステータ１０４はア
ドレスバス３．パスライン１１ゲート回路ｌＯ、データ
バス８を介してデータレジスタ９に取り込まれる。
ジスタ９に転送せよという命令によりゲート回路１０が
開放される。このため前記ｐｃ２の出力すなわちスタッ
ク１に格納されていた戻り先アトレステータ１０４はア
ドレスバス３．パスライン１１ゲート回路ｌＯ、データ
バス８を介してデータレジスタ９に取り込まれる。
次に適当なテストプログラムを作成し、このテストプロ
グラムの適当なアドレス例えばアドレス３００にサブル
ーチン５０５ヘジヤンプせよという命令を入れて所定の
アドレスからこのテストプログラムの実行を開始する。
グラムの適当なアドレス例えばアドレス３００にサブル
ーチン５０５ヘジヤンプせよという命令を入れて所定の
アドレスからこのテストプログラムの実行を開始する。
テストプログラムカーアドレス３００に至るとＰＯ２か
らＲＯＭ４にアドレス３００が指定され命令レジスタ５
にこのアドレス３００の命令が格納される。このアドレ
ス３ＱＱ（７）命令はサブルーチン５０５ヘジヤンプせ
よという命令であるから前述したと同様の動作によりス
タックｌに該サブルーチンの命令実行後に戻るべきアド
レス１０４ヲ格納した後サブルーチン５０５の命令を実
行する。アドレス５０５の命令は、アドレス１０４ヘリ
ターンしかつＰＯ２の出力をデータレジスタ９に転送せ
よという命令であるから実行回路６によりこの命令を実
行する。
らＲＯＭ４にアドレス３００が指定され命令レジスタ５
にこのアドレス３００の命令が格納される。このアドレ
ス３ＱＱ（７）命令はサブルーチン５０５ヘジヤンプせ
よという命令であるから前述したと同様の動作によりス
タックｌに該サブルーチンの命令実行後に戻るべきアド
レス１０４ヲ格納した後サブルーチン５０５の命令を実
行する。アドレス５０５の命令は、アドレス１０４ヘリ
ターンしかつＰＯ２の出力をデータレジスタ９に転送せ
よという命令であるから実行回路６によりこの命令を実
行する。
まずＰＯ２ではスタック１から戻り先アドレス１０４を
読みとるとともにこのアドレス１０４をアドレスバス３
に送出する。
読みとるとともにこのアドレス１０４をアドレスバス３
に送出する。
この時ゲート回路１０は上述した転送命令により開放さ
れているため、このＰＯ２の出力すなわちスタック１の
格納アドレス１０４はアドレスバス３パスライン１１ゲ
ート回路１０、データバス８を介して、データレジスタ
９に取り込まれる。このようにテストプログラムの任意
のアドレスｎにサブルーチンジャンプ命令を入れてアド
レスＮにジャンプさせ、このアドレスＮにリターン＆転
送命令を格納しアドレスｎに近いアドレスから命令乞実
行させることにより簡単にスタック１の内容をデータレ
ジスタ９に取り込むことができる。また上述した実施例
ではＰＯ２とＲＯＭ ４の間のアドレスバスとデータレ
ジスタ間にパスラインＩＩＹ設けＰＯ２の出力を直接デ
ータレジスタ９に取り込む方法で説明したが、第５図に
示すようにスタック１と２０２０間のデータを受は渡し
するパスラインとデータレジス２９間に同様のパスライ
ン１２を設はスタックｌの出力を直接データレジスタ９
に取り込む方法でも同じ効果が得られる。
れているため、このＰＯ２の出力すなわちスタック１の
格納アドレス１０４はアドレスバス３パスライン１１ゲ
ート回路１０、データバス８を介して、データレジスタ
９に取り込まれる。このようにテストプログラムの任意
のアドレスｎにサブルーチンジャンプ命令を入れてアド
レスＮにジャンプさせ、このアドレスＮにリターン＆転
送命令を格納しアドレスｎに近いアドレスから命令乞実
行させることにより簡単にスタック１の内容をデータレ
ジスタ９に取り込むことができる。また上述した実施例
ではＰＯ２とＲＯＭ ４の間のアドレスバスとデータレ
ジスタ間にパスラインＩＩＹ設けＰＯ２の出力を直接デ
ータレジスタ９に取り込む方法で説明したが、第５図に
示すようにスタック１と２０２０間のデータを受は渡し
するパスラインとデータレジス２９間に同様のパスライ
ン１２を設はスタックｌの出力を直接データレジスタ９
に取り込む方法でも同じ効果が得られる。
このとき、第４図に示したプログラムのアドレス５０５
には１０４ヘリターンせよそしてスタックｌの出力をデ
ータレジスタ９へ転送せよという命令に設定し任意のｎ
＃地からサブルーチン５０５ヘジヤンプさせる。実行回
路６からのリターン命令によってスタックｌかもＰＯ２
に予め格納された戻り先アドレス１０４が出力されこの
とき同時に転送命令によってゲート回路１０が開放され
ているためパスライン１２．ゲート回路１０゜データバ
ス８を介して、このスタック１の内容を直接データレジ
スタ９に取り込むことができる。また、例えば第４図に
示すプログラムのアドレス１０３のアドレス５００ヘジ
ヤンプせよという命令に転送命令を付加して該１０３の
命令を実行させればＰＯ２およびスタック１から出力さ
れるアドレスデータ５００をゲート回路９を介してデー
タレジスタに取り込むことができるため、ジャンプ命令
に関しても同様に簡単にテストが行なえる。
には１０４ヘリターンせよそしてスタックｌの出力をデ
ータレジスタ９へ転送せよという命令に設定し任意のｎ
＃地からサブルーチン５０５ヘジヤンプさせる。実行回
路６からのリターン命令によってスタックｌかもＰＯ２
に予め格納された戻り先アドレス１０４が出力されこの
とき同時に転送命令によってゲート回路１０が開放され
ているためパスライン１２．ゲート回路１０゜データバ
ス８を介して、このスタック１の内容を直接データレジ
スタ９に取り込むことができる。また、例えば第４図に
示すプログラムのアドレス１０３のアドレス５００ヘジ
ヤンプせよという命令に転送命令を付加して該１０３の
命令を実行させればＰＯ２およびスタック１から出力さ
れるアドレスデータ５００をゲート回路９を介してデー
タレジスタに取り込むことができるため、ジャンプ命令
に関しても同様に簡単にテストが行なえる。
以上説明したように本発明に係る機能を具えたマイクロ
プロセッサによれば、適当なｎ番地にサブルーチンジャ
ンプ命令を入れてＮ番地シこジャンプさせこのＮ番地に
リターン＆転送命令を入れて実行させることによりスタ
ックのテストｈ″−簡単に実現できるとともに従来のよ
うにテストプログラム中にブツシュ命令やリターン命す
る。
プロセッサによれば、適当なｎ番地にサブルーチンジャ
ンプ命令を入れてＮ番地シこジャンプさせこのＮ番地に
リターン＆転送命令を入れて実行させることによりスタ
ックのテストｈ″−簡単に実現できるとともに従来のよ
うにテストプログラム中にブツシュ命令やリターン命す
る。
第１図は従来のマイクロプロセッサのブロック図、第２
図は従来のスタック動作テストに用θ いるプログラド例を示した図、第３図、第５図は本発明
の一実施例を示すマイクロプロセッサのブロック図、第
４図は本発明のマイクロプロセッサに係るプログラムの
一例を示した図である。 １・・・スタック、２・・・マイクロプログラムカウン
タ、４・・・マイクロプログラムメモリ、５・・・命令
レジスタ、６・・・実行回路、９・・・テータレシスタ
、ｌＯ・・・ゲート回路。 １ 味 ０＠−〜 ＱＯ ＼−−−□□□□
図は従来のスタック動作テストに用θ いるプログラド例を示した図、第３図、第５図は本発明
の一実施例を示すマイクロプロセッサのブロック図、第
４図は本発明のマイクロプロセッサに係るプログラムの
一例を示した図である。 １・・・スタック、２・・・マイクロプログラムカウン
タ、４・・・マイクロプログラムメモリ、５・・・命令
レジスタ、６・・・実行回路、９・・・テータレシスタ
、ｌＯ・・・ゲート回路。 １ 味 ０＠−〜 ＱＯ ＼−−−□□□□
Claims (4)
- （１）リターン命令およびループ命令を実行するだめの
戻り先アドレスを格納するスタックを有するマイクロプ
ロセッサにおいて、前記スタックに格納されている戻り
先アドレスを出力データレジスタに直接転送するための
パスラインを設けたことを特徴とするマイクロプロセッ
サ。 - （２）パスラインは、スタックの内容を読みとるマイク
ロプログラムカウンタと、出力データレジスタに接続さ
れるデータバスとの間に接続されることを特徴とする特
許請求の範囲第（１）項記載のマイクロプロセッサ。 - （３） パスラインは、スタックと出力データレジス
タに接続されるデータバスとの間に接続されることを特
徴とする特許請求の範囲第（１）項記載のマイクロプロ
セッサ。 - （４）パスラインは、所定の命令の実行によって開かれ
るゲート回路を有することを特徴とする特許請求の範囲
第（１）項記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170613A JPS5958551A (ja) | 1982-09-28 | 1982-09-28 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170613A JPS5958551A (ja) | 1982-09-28 | 1982-09-28 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5958551A true JPS5958551A (ja) | 1984-04-04 |
| JPH0520773B2 JPH0520773B2 (ja) | 1993-03-22 |
Family
ID=15908102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170613A Granted JPS5958551A (ja) | 1982-09-28 | 1982-09-28 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958551A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413674B1 (ko) * | 1996-12-05 | 2004-02-14 | 삼성전자주식회사 | 하드와이어드 서브루틴 생성장치 |
| JP2008093708A (ja) * | 2006-10-12 | 2008-04-24 | Setsunan Univ | 双ロール式縦型鋳造装置及び複合材料シート製造方法 |
| JP2014100542A (ja) * | 2013-10-22 | 2014-06-05 | Daito Giken:Kk | 遊技台 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739457A (en) * | 1980-08-18 | 1982-03-04 | Mitsubishi Electric Corp | Program device |
| JPS57141760A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Semiconductor information processor |
-
1982
- 1982-09-28 JP JP57170613A patent/JPS5958551A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739457A (en) * | 1980-08-18 | 1982-03-04 | Mitsubishi Electric Corp | Program device |
| JPS57141760A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Semiconductor information processor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413674B1 (ko) * | 1996-12-05 | 2004-02-14 | 삼성전자주식회사 | 하드와이어드 서브루틴 생성장치 |
| JP2008093708A (ja) * | 2006-10-12 | 2008-04-24 | Setsunan Univ | 双ロール式縦型鋳造装置及び複合材料シート製造方法 |
| JP2014100542A (ja) * | 2013-10-22 | 2014-06-05 | Daito Giken:Kk | 遊技台 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520773B2 (ja) | 1993-03-22 |
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