JPS6029411B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6029411B2 JPS6029411B2 JP53029394A JP2939478A JPS6029411B2 JP S6029411 B2 JPS6029411 B2 JP S6029411B2 JP 53029394 A JP53029394 A JP 53029394A JP 2939478 A JP2939478 A JP 2939478A JP S6029411 B2 JPS6029411 B2 JP S6029411B2
- Authority
- JP
- Japan
- Prior art keywords
- mode
- main memory
- signal
- branch
- link
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明はマイクロプログラム制御によるブランチアン
ドリンク機能およびリターン機能をもつ情報処理装置の
マイクロプログラム制御方式に関し、その目的とすると
ころは、王〆モリ保護時に於けるブランチアンドリンク
の制御を円滑にし、処理能力の向上を計ることにより、
主メモリへの書込み禁止と主メモリ保護チェックサブル
ーチンへの分岐が容易にしかも迅速に行えるようにした
マイクロプログラム制御方式を提供することにある。
ドリンク機能およびリターン機能をもつ情報処理装置の
マイクロプログラム制御方式に関し、その目的とすると
ころは、王〆モリ保護時に於けるブランチアンドリンク
の制御を円滑にし、処理能力の向上を計ることにより、
主メモリへの書込み禁止と主メモリ保護チェックサブル
ーチンへの分岐が容易にしかも迅速に行えるようにした
マイクロプログラム制御方式を提供することにある。
ここで上記ブランチアンドリンク（以下ＢＡＬと呼称す
る）機能は、メインプログラムからサブルーチンへ移る
際に、メインプログラムの戻り番地を一時待避せしめた
後、サブルーチンの先頭アドレスをマイクロプログラム
記憶装置（以下ＲＯＭと呼称する）のアドレス指定を行
なうＲＯＭアドレスレジスタに入力してサブルーチンの
実行に入る機能を言い、またリターン（以下ＲＴトＪと
呼称する）機能は、上記ＢＡＬ機能に付随するもので、
サブルーチンからメインプログラムに反る際、上記ＢＡ
Ｌで待機させておいたメインプログラムの戻り番地をＲ
ＯＭアドレスレジスタに入力し、メインプログラムの実
行に戻る機能を言う。
る）機能は、メインプログラムからサブルーチンへ移る
際に、メインプログラムの戻り番地を一時待避せしめた
後、サブルーチンの先頭アドレスをマイクロプログラム
記憶装置（以下ＲＯＭと呼称する）のアドレス指定を行
なうＲＯＭアドレスレジスタに入力してサブルーチンの
実行に入る機能を言い、またリターン（以下ＲＴトＪと
呼称する）機能は、上記ＢＡＬ機能に付随するもので、
サブルーチンからメインプログラムに反る際、上記ＢＡ
Ｌで待機させておいたメインプログラムの戻り番地をＲ
ＯＭアドレスレジスタに入力し、メインプログラムの実
行に戻る機能を言う。
以下図面を参照してこの発明の一実施例を説明する。図
に於いて、１０１は信号Ｓを受けることによって主メモ
リ保護チェックサブルーチンの先頭アドレスを発生する
アドレス発生回路、１０２は信号Ｓ，，Ｓｏによるシー
ケンス指定に基づいてマイクロプログラムのシーケンス
制御を行なうマイクロプログラムシーケンサ（以下ｒ‐
ＰＳＥＱと呼称する）、１０３はこのムーＰＳＥＱＩ０
２に設けられたＲＯＭアドレスレジスタ（以下ＲＡＲと
呼称する）、１０４はこのＲＡＲＩ０３のアドレス指定
により議出し制御されるマイクロプログラム格納用のＲ
ＯＭ，１０５はこのＲＯＭＩ０４より説出されたマイク
ロ命令を一時記憶するＲＯＭデータレジスタ（以下ＲＤ
Ｒと呼称する）、１０６はこのＲＤＲＩ０５に貯えられ
たマイクロ命令を解読するデコーダ、１０７はプログラ
ムステイタスワード（ＰＳＷ）の第７ビット（ＰＳ０７
）によって指定されるメモリ保護モード情報（“１”）
を貯える第１のフリップフロツプ（以下第１のフラグと
呼称する）、１０８はこの第１のフラグ１０７のセット
出力“１”と上記デコーダ１０６より得られるメモリラ
イト信号（ＭＷ）とが入力された際に信号Ｓ（‘‘１”
）を出力するアンドゲート、１０９はこのアンドゲート
１０８より得られる信号Ｓまたは上記デコーダ１ ０６
より得られるＢＡＬ信号が入力されることによってＢＡ
Ｌモードの条件信号Ｍ，を出力するオアゲート、１ １
０はテスト信号（ＴＥＳＴ）と上記デコーダー ０６よ
り得られるブランチ（ＢＲ）信号とが入力された際にＢ
Ｒモードの条件信号Ｍ２を出力するアンドゲード、１
１ １は上記信号Ｍ，，Ｍ２と上記デコーダ１０６より
得られるＲＴＭ信号とを受けて、これら入力信号に基づ
き、４種のマイクロプログラムシーケンスモードのうち
の１種を選択指定する信号Ｓ，，Ｓｏを出力し、これを
ムーＰＳＥＱＩ０２に供給するシーケンスモード制御回
路であり、表一１に示す如く、Ｓ，，Ｓ。＝“０”でＲ
ＯＭアドレスをインクリメント（十１）するための仏−
ＰＣ＋１指示を行ない、Ｓ，＝“０”，Ｓｏ＝“１”で
現在アドレスを十１したアドレスを待機してブランチす
るためのＢＡＬ指示を行ない、Ｓ，＝“１”，Ｓｏ〕“
０”で待機したアドレスをＲＡＲＩ ０３に移すための
ＲＴＮ指示を行ない、Ｓ，，Ｓｏ＝“１”で外部より与
えられたアドレスをＲＡＲＩ０３にセットするためのＢ
Ｒ指示を行なうものである。表一Ｉ また、１１２は王〆モリ保護チェックサブル−チンの実
行によって許可された主メモリアクセス要求を保持し指
標する第２のフリツプフロップ（以下第２のフラグと呼
称する）、１１３はこの第２のフラグ１１２のセット出
力（主メモリアクセス要求）を上記デコーダ１０６より
得られるＲＴＮ信号に基づいて出力制御するアンドゲ−
ト、１１４は上記アンドゲード１０８より信号Ｓが出力
されない際すなわちアソドゲート１０８の出力が“０”
の際に上記デコーダ１０６より得られるメモリアクセス
の開始を指示するスタート信号（ＳＴＡＲＴ）を出力制
御するアンドゲート、１１５は上記アンドゲート１１３
またはアンドゲート１１４の“１”出力を受けることに
よってメモリアクセス信号ＡＭ（“１”）を出力するオ
アゲート、１ １ ６はＢＡＬ処理に先立ち、ヂコーダ
１ ０６より得られる主メモリに対する書込み／議出し
信号、データサイズ（フルワード、ハーフワ−ド、バイ
ト）指定信号等各種の主メモリサイクルモード情報を貯
える主メモリサイクルモード保持レジスタ（以下ＭＯＭ
Ｒと呼称する）、１ １７は上記オアゲート１１５より
得られるメモリアクセス信号ＡＭに基づいて上記ＭＣＭ
ＲＩ １６の内容に従う主メモリアクセス制御を行なう
メモリコントロール回路である。
に於いて、１０１は信号Ｓを受けることによって主メモ
リ保護チェックサブルーチンの先頭アドレスを発生する
アドレス発生回路、１０２は信号Ｓ，，Ｓｏによるシー
ケンス指定に基づいてマイクロプログラムのシーケンス
制御を行なうマイクロプログラムシーケンサ（以下ｒ‐
ＰＳＥＱと呼称する）、１０３はこのムーＰＳＥＱＩ０
２に設けられたＲＯＭアドレスレジスタ（以下ＲＡＲと
呼称する）、１０４はこのＲＡＲＩ０３のアドレス指定
により議出し制御されるマイクロプログラム格納用のＲ
ＯＭ，１０５はこのＲＯＭＩ０４より説出されたマイク
ロ命令を一時記憶するＲＯＭデータレジスタ（以下ＲＤ
Ｒと呼称する）、１０６はこのＲＤＲＩ０５に貯えられ
たマイクロ命令を解読するデコーダ、１０７はプログラ
ムステイタスワード（ＰＳＷ）の第７ビット（ＰＳ０７
）によって指定されるメモリ保護モード情報（“１”）
を貯える第１のフリップフロツプ（以下第１のフラグと
呼称する）、１０８はこの第１のフラグ１０７のセット
出力“１”と上記デコーダ１０６より得られるメモリラ
イト信号（ＭＷ）とが入力された際に信号Ｓ（‘‘１”
）を出力するアンドゲート、１０９はこのアンドゲート
１０８より得られる信号Ｓまたは上記デコーダ１ ０６
より得られるＢＡＬ信号が入力されることによってＢＡ
Ｌモードの条件信号Ｍ，を出力するオアゲート、１ １
０はテスト信号（ＴＥＳＴ）と上記デコーダー ０６よ
り得られるブランチ（ＢＲ）信号とが入力された際にＢ
Ｒモードの条件信号Ｍ２を出力するアンドゲード、１
１ １は上記信号Ｍ，，Ｍ２と上記デコーダ１０６より
得られるＲＴＭ信号とを受けて、これら入力信号に基づ
き、４種のマイクロプログラムシーケンスモードのうち
の１種を選択指定する信号Ｓ，，Ｓｏを出力し、これを
ムーＰＳＥＱＩ０２に供給するシーケンスモード制御回
路であり、表一１に示す如く、Ｓ，，Ｓ。＝“０”でＲ
ＯＭアドレスをインクリメント（十１）するための仏−
ＰＣ＋１指示を行ない、Ｓ，＝“０”，Ｓｏ＝“１”で
現在アドレスを十１したアドレスを待機してブランチす
るためのＢＡＬ指示を行ない、Ｓ，＝“１”，Ｓｏ〕“
０”で待機したアドレスをＲＡＲＩ ０３に移すための
ＲＴＮ指示を行ない、Ｓ，，Ｓｏ＝“１”で外部より与
えられたアドレスをＲＡＲＩ０３にセットするためのＢ
Ｒ指示を行なうものである。表一Ｉ また、１１２は王〆モリ保護チェックサブル−チンの実
行によって許可された主メモリアクセス要求を保持し指
標する第２のフリツプフロップ（以下第２のフラグと呼
称する）、１１３はこの第２のフラグ１１２のセット出
力（主メモリアクセス要求）を上記デコーダ１０６より
得られるＲＴＮ信号に基づいて出力制御するアンドゲ−
ト、１１４は上記アンドゲード１０８より信号Ｓが出力
されない際すなわちアソドゲート１０８の出力が“０”
の際に上記デコーダ１０６より得られるメモリアクセス
の開始を指示するスタート信号（ＳＴＡＲＴ）を出力制
御するアンドゲート、１１５は上記アンドゲート１１３
またはアンドゲート１１４の“１”出力を受けることに
よってメモリアクセス信号ＡＭ（“１”）を出力するオ
アゲート、１ １ ６はＢＡＬ処理に先立ち、ヂコーダ
１ ０６より得られる主メモリに対する書込み／議出し
信号、データサイズ（フルワード、ハーフワ−ド、バイ
ト）指定信号等各種の主メモリサイクルモード情報を貯
える主メモリサイクルモード保持レジスタ（以下ＭＯＭ
Ｒと呼称する）、１ １７は上記オアゲート１１５より
得られるメモリアクセス信号ＡＭに基づいて上記ＭＣＭ
ＲＩ １６の内容に従う主メモリアクセス制御を行なう
メモリコントロール回路である。
ここでＢＡＬ動作を説明すと、ＲＡＲＩ ０３のアドレ
ス指定に基づくＲＯＭＩ ０４の読出し出力（マイクロ
命命）がＲＤＲＩ０５に貯えられることにより、このＲ
ＤＲＩ０５の内容はデータラインＬ，Ｌに出力される。
ス指定に基づくＲＯＭＩ ０４の読出し出力（マイクロ
命命）がＲＤＲＩ０５に貯えられることにより、このＲ
ＤＲＩ０５の内容はデータラインＬ，Ｌに出力される。
データラインＬ，を介したデコーダ１０６に送られて解
読され、データ内容に基づく各種の信号が出力される。
ここでデコーダ１ ０６よりＢＡＬ信号が出力されると
このＢＡＬ信号はオアゲート１ ０９を介しＢＡＬモー
ドの条件信号Ｍ，としてシーケンスモード制御回路１１
１に入力される。これによってシーケンスモード制御回
路１ １ １からはＢＡＬシーケンスモードを示す信号
Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力され
、ムーＰＳＥＱＩ ０２をＢＡＬモードに設定する。一
方、データラインＬ２を介したデータ（サフルーチンの
先頭アドレス５はデータラインＬ３を経て仏−ＰＳＥＱ
Ｉ０２に送られ、ＰＡＲＩ０３に入力される。上記した
動作が通常のＢＡＬ動作である。また主メモリ保護モー
ド下に於いては次のようなＢＡＬ動作が行われる。主メ
モリ保護モード時に於いては第１のフラグ１０７がセッ
ト状態となって主メモリ保護モードを指標しており、こ
の際デコーダ１０６よりメモリライト信号（ＭＷ）が出
力されると、アンドゲート１０３からは“１”レベルの
信号Ｓが出力され、この信号Ｓがアドレス発生回路１０
１に送られるとともにオアゲート１０９に送られる。
読され、データ内容に基づく各種の信号が出力される。
ここでデコーダ１ ０６よりＢＡＬ信号が出力されると
このＢＡＬ信号はオアゲート１ ０９を介しＢＡＬモー
ドの条件信号Ｍ，としてシーケンスモード制御回路１１
１に入力される。これによってシーケンスモード制御回
路１ １ １からはＢＡＬシーケンスモードを示す信号
Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力され
、ムーＰＳＥＱＩ ０２をＢＡＬモードに設定する。一
方、データラインＬ２を介したデータ（サフルーチンの
先頭アドレス５はデータラインＬ３を経て仏−ＰＳＥＱ
Ｉ０２に送られ、ＰＡＲＩ０３に入力される。上記した
動作が通常のＢＡＬ動作である。また主メモリ保護モー
ド下に於いては次のようなＢＡＬ動作が行われる。主メ
モリ保護モード時に於いては第１のフラグ１０７がセッ
ト状態となって主メモリ保護モードを指標しており、こ
の際デコーダ１０６よりメモリライト信号（ＭＷ）が出
力されると、アンドゲート１０３からは“１”レベルの
信号Ｓが出力され、この信号Ｓがアドレス発生回路１０
１に送られるとともにオアゲート１０９に送られる。
これによってオアゲート１ ０９からは上託した通常の
ＢＡＬモード時と同様弐ＢＡＬモードの条件信号Ｍ，が
出力され、この信号Ｍ，によりシーケンスモード制御回
路１１１からはＢＡＬシーケンスモードを示す信号Ｓ，
，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力されてム
ーＰＳＥＱＩ０２がＢＡＬモードとなり、更に上記信号
Ｓに基づきアドレス発生回路１０１が起動されてこのア
ドレス発生回路１０１より出力される主メモリ保護チェ
ックサブルーチンの先頭アドレスが山一ＰＳＥＱＩ０２
に送られＲＡＲＩ０３に入力される。一方、ＭＣＲＩ１
６には、ＢＡＬモードの実行に際し、デコーダー０６か
らのメモリライト信号（ＭＷ）出力時に於いて、主メモ
リに対する書込み／読出し信号、データサイズ指定信号
等各種の主メモリサイクルモード情報が貯えられる。ま
た上記主メモリ保護モード時に於けるＢＡＬ制御時に於
いてはアンドゲート１１４が閉じられるため、デコーダ
１０６よりスタート信号（ＳＴＡＲＴ）が出力されても
、これに基づくメモリアクセル信号ＡＭ‘ま出力されず
、この際の書込みモードは上記したＭＯＭＲＩ １ ６
に保持される。
ＢＡＬモード時と同様弐ＢＡＬモードの条件信号Ｍ，が
出力され、この信号Ｍ，によりシーケンスモード制御回
路１１１からはＢＡＬシーケンスモードを示す信号Ｓ，
，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力されてム
ーＰＳＥＱＩ０２がＢＡＬモードとなり、更に上記信号
Ｓに基づきアドレス発生回路１０１が起動されてこのア
ドレス発生回路１０１より出力される主メモリ保護チェ
ックサブルーチンの先頭アドレスが山一ＰＳＥＱＩ０２
に送られＲＡＲＩ０３に入力される。一方、ＭＣＲＩ１
６には、ＢＡＬモードの実行に際し、デコーダー０６か
らのメモリライト信号（ＭＷ）出力時に於いて、主メモ
リに対する書込み／読出し信号、データサイズ指定信号
等各種の主メモリサイクルモード情報が貯えられる。ま
た上記主メモリ保護モード時に於けるＢＡＬ制御時に於
いてはアンドゲート１１４が閉じられるため、デコーダ
１０６よりスタート信号（ＳＴＡＲＴ）が出力されても
、これに基づくメモリアクセル信号ＡＭ‘ま出力されず
、この際の書込みモードは上記したＭＯＭＲＩ １ ６
に保持される。
このように主メモリ保護モード下に於いて書込み指示が
あると、書込みを指示するマイクロ命令の実行は禁止さ
れ、サブルーチンジャンプのマイクロ命令すなわちＢＡ
Ｌ命令に変えられる。上記したようにこの発明によれば
、主メモリ保護モード下に於いて主メモリに対し書込み
指示がなされると、主メモリへの書込みを禁止して、主
メモリ保護チェックサブルーチンにジャンプする処理が
１回のマイクロ命令で行なえ、これによりマイクロプロ
グラムの処理が容易化されるとともにプログラム処理時
間が短縮できる。
あると、書込みを指示するマイクロ命令の実行は禁止さ
れ、サブルーチンジャンプのマイクロ命令すなわちＢＡ
Ｌ命令に変えられる。上記したようにこの発明によれば
、主メモリ保護モード下に於いて主メモリに対し書込み
指示がなされると、主メモリへの書込みを禁止して、主
メモリ保護チェックサブルーチンにジャンプする処理が
１回のマイクロ命令で行なえ、これによりマイクロプロ
グラムの処理が容易化されるとともにプログラム処理時
間が短縮できる。
図はこの発明の一実施例を示すブロック図である。
１０１…・・・アドレス発生回路、１０２・・・・・・
マイクロプログラムシーケンス（ムーＰＳＥＱ）、１０
３・・・・．・ＲＯＭアドレスレジスタ（ＲＡＲ）、１
０４・・・・・・ＲＯＭ、１ ０ ５・・・・・・ＲＯ
Ｍデータレジスタ（ＲＤＲ）、１０６・・・・・・デコ
ーダ、１０７，１ １２……フラグ、１０８，１１０，
１１３，１１４……アンドゲート、１０９，１１５……
オアゲート、１１６…・・・主メモリサイクルモード保
持レジスタ（ＭＣＭＲ）、１１７…・・・メモリコント
ロール回路。
マイクロプログラムシーケンス（ムーＰＳＥＱ）、１０
３・・・・．・ＲＯＭアドレスレジスタ（ＲＡＲ）、１
０４・・・・・・ＲＯＭ、１ ０ ５・・・・・・ＲＯ
Ｍデータレジスタ（ＲＤＲ）、１０６・・・・・・デコ
ーダ、１０７，１ １２……フラグ、１０８，１１０，
１１３，１１４……アンドゲート、１０９，１１５……
オアゲート、１１６…・・・主メモリサイクルモード保
持レジスタ（ＭＣＭＲ）、１１７…・・・メモリコント
ロール回路。
Claims (1)
- １ ブランチアンドリンクモードとリターンモードとを
含む複数種のマイクロプログラムシーケンスモードから
任意のモードを選択的に指定するモード制御回路、およ
びこのモード制御回路の指定に基づくプログラムシーケ
ンス処理を実行せしめるマイクロプログラムシーケンサ
と、主メモリ保護モードを指標するフラグと、このフラ
グが主メモリ保護モードを指標している際にマイクロ命
令の解読結果に基づく主メモリ書込み要求信号を出力制
御する第１のゲート回路と、この第１のゲート回路の出
力信号またはマイクロ命令の解読結果に基づくブランチ
アンドリンク指定信号を受けて上記モード制御回路をブ
ランチアンドリンクモード指定状態に設定せしめる第２
のゲート回路と、上記第１のゲート回路の出力信号に基
づいて主メモリ保護サブルーチンの先頭アドレスを出力
するアドレス発生回路と、ブランチアンドリンク処理の
実行に際し主メモリサイクルのモードを保持するメモリ
サイクルモード保持回路とを備え、主メモリ保護モード
下に於いて主メモリ書込み要求が生じた際にマイクロプ
ログラムシーケンスモードをブランチアンドリンクモー
ドにして主メモリ保護サブルーチンを実行制御せしめる
ことを特徴としたマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029394A JPS6029411B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029394A JPS6029411B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54122055A JPS54122055A (en) | 1979-09-21 |
| JPS6029411B2 true JPS6029411B2 (ja) | 1985-07-10 |
Family
ID=12274915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53029394A Expired JPS6029411B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029411B2 (ja) |
-
1978
- 1978-03-15 JP JP53029394A patent/JPS6029411B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54122055A (en) | 1979-09-21 |
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