JPS595934B2

JPS595934B2 - 情報処理装置

Info

Publication number: JPS595934B2
Application number: JP54140828A
Authority: JP
Inventors: 健一和田; 直樹山田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-10-31
Filing date: 1979-10-31
Publication date: 1984-02-08
Also published as: JPS5665250A

Description

【発明の詳細な説明】本発明は割込みオーバラン方式を採用した情報処理装置
に関するものである。

通常、情報処理装置においては、演算結果がオーバフロ
ーしたときはプログラム割込みを起こしてソフトウェア
に連絡するが、このような割込みは演算結果を使つて判
断するため時間的にクリテイカルパスとなり易く、シス
テム全体のマシンサイクルを決める要因となりかねない
。

そこで、割込みの発生を１サイクル以上遅らせるオーバ
ラン方式を採用することがある。この場合、次の命令は
実行してしまうため、割込み処理のハードウェアが完了
していた命令を実行前の状態に戻す操作を必要とする。
一方、命令の実行中にエラーを生じた場合も、可用性を
上げるため、その命令の実行前の状態に戻して再実行す
る方式をとつていることが多いが、この場合も実行前の
状態に戻す操作が必要である。ところで命令の実行前の
状態に戻すには、それまでのデータをバッファレジスタ
に退避しなければならないが、割込みオーバランの回復
のためのデータ退避バッファと命令再実行のためのデー
タ退避バッファを別々に、しかも各各要請を最大限満足
するだけのバッファ量を持つことは、金物の増加となり
、システム全体として過大な投資となる。本発明は上述
の事情に鑑みなされたもので、割込みオーバランの回復
のためのデータ退避バッファと命令再実行のためのデー
タ退避バッファとを共用し、しかもそのバッファ量を必
要最少限とすることを可能とした情報処理装置を提供す
ることにある。

本発明は命令分解制御に適用した場合に特に有効である
ので、以下、それの実施例について説明するが、初め命
令分解方式の概要を説明する。

周知のように、大型のデータ処理装置では命令を高速に
処理するためパイプライン方式を採用している。この方
式では命令のデコード、オペランドアドレス計算、オペ
ランド読出し、演算の実行毎に独立したハードウエアを
用意し、複数の命令を並列に処理している。この場合、
演算の処理はマイクロプログラムで処理し、その他はハ
ードウエアで処理することが多い。そして、命令をデコ
ードし、オペランドアドレスを計算し、オペランドを読
出すことを制御しているユニツトを先行制脚ユニツト、
演算の実行部を演算ユニツトと呼んでいる。普通、１命
令の処理は先行制御ユニツトで前処理され、その後マイ
クロプログラムを起動して終了する。オペランド長が可
変であるような複雑な命令も同様の流れをするが、特に
このようなケースを高速化するため、命令ユニツトで複
雑な命令を一連の簡単な命令の連続に分解し、同一のマ
イクロプログラムを必要な回数だけ起動する制御を採用
している。これが命令分解方式である。この場合、同一
のマイクロプログラムを何度も起動するため、命令の終
り等、必要な情報はハードウエアが制御する。割込みの
オーバランを考えてみるに、次の命令がこの命令分解形
式の命令であると、割込みオーバランにより分解した一
連の命令群の一部が実行されてしまうため、やはり実行
前の状態に戻す操作が必要となる。命令の再実行を考え
た場合も同様である。本発明の特徴は割込みオーバラン
の回復論理と命令の再実行論理を共用したことにあり、
特に命令分解制御にもこれを適用したことにある。第１
図は本発明の情報処理装置の一実施例の全体構成を示す
。

図において、１は命令のデコード、オペランドアドレス
計算、オペランド読出しを制御する先行制御装置、２は
演算装置、３はマイクロプログラムを格納する制御記憶
装置、４はデータ退避制御部、５はデータ退避用バツフ
アレジスタ、６は主記憶装置、７は入出力制御装置であ
る。通常、命令は主記憶装置６から読み出され、信号線
１１０を通じて先行制御装置１に運ばれる。先行制御装
置１では、該命令をデコードし、主記憶装置６に対し信
号線１０８を通じてアドレスを送つてオペランド読出し
を起動し、さらに必要なマイクロプログラムを動かすた
め信号線１００を通じて制御記憶装置３へマイクロ命令
アドレスを送る。先行制御装置１で起動したオペランド
は信号線１１０を通じて該先行制御装置に運ばれ、必要
なキユーイングが行われた後、信号線１０１を通じて演
算装置２の所定のワークレジスタにセツトされる。一方
、制御記憶装置３では先行制御装置１から送られたマイ
クロ命令アドレスをもとに所定のマイクロプログラムが
起動されて演算装置２、データ退避制御部４、データ退
避バツフアレジスタ５を制御する。命令が終了すると、
制御記憶装置３はＥＯＰ（エンド・オブ・オペレーシヨ
ン）を送出し、先行制御装置１から再びマイクロ命令ア
ドレスをうける。ＥＯＰ以外のときは、制御記憶装置３
はマイクロ命令で次のマイクロ命令アドレスを指定する
。データ退避用バツフアレジスタ５は命令再実行及び割
込みオーバランの回復のためのデータ退避に共通に用い
られるもので、この実施例では８バイト×４個の構成を
とるものとする。退避データは信号線１０５を通じて演
算装置２から送られ、回復のための読出しデータは信号
線１０６から送出され仏このデータ退避用バツフアレジ
スタ５に対して、データ退避制御部４からは信号線１１
３を通じて書込みポインタ（４個のレジスタのうちのど
れを示すかという情報）及び書込みパルス、もしくは読
出しポインタ及び読出しパルスが送られる。データ退避
制御部４は該バツフアレジスタ５を制御するところで、
制御記憶装置３から信号線１０７を通じて送られるマイ
クロ命令による退避指示及び先行制御装置１から信号線
１０４を通じて送られる制御信号をもとに、上記読み書
きポインタ及び読み書きパルスを作成する。入出力制御
装置７は先行制御装置１から信号線１０９を通じて送ら
れる入出力アドレスにより、主記憶装置６と端末装置（
図示せず）との間でのデータ転送を制御するところであ
るが、本発明に直接関係しないのでこれ以上の説明は省
略する。先に述べた様に、本発明は命令分解制御に適用
した場合に有効である。

この命令分解制御として、こｋではロード・マルチプル
命令（以下、ＬＭ命令と略称する）を取り上げることに
する。第２図はＬＭ命令のフオーマツトを示す。即ち、
ＬＭ命令は３２ビツト（４バイト）からなり、前半の８
ビツト（１バイト）が命令コード、次の４ビットがＲ１
フイールド、同４ビツトがＲ３フイールド、同４ビツト
がＢ２フイールド、最後の１２ビツトがＤ２フイールド
である。この命令は、Ｂ２フイールドで指定される汎用
レジスタの内容とＤ２フイールドの内容とを加算した値
を主記憶装置上の先頭アドレスとし、該アドレス以降の
データを、Ｒ１フイールドで指定される汎用レジスタか
らＲ３フイールドで指定される汎用レジスタまで書き込
む命令である。これを８バイト（或いは４バイト）単位
で毎回、オペランドを先行制御装置１が読出し、演算装
置２では毎回それを汎用レジスタへ書込むだけの処理を
するというように、８バイト（或いは４バイト）のオペ
ランドのロード命令の連続に分解して処理しようとする
のが命令分解方式である。命令の再実行に必要なデータ
は次の通りである。

即ち、この命令の実行後壊されるもので、かつ再実行に
必要なデータが対象である。具体的には、命令そのもの
（ストア命令等で壊されるかもしれないため）、ベース
用（インデクス用）の汎用レジスタ、浮動小数点レジス
タ等が該当するが、ＬＭ命令の場合はベースレジスタ（
Ｂ２フイールドで指定されるレジスタ）の内容だけであ
る。一方、割込みのオーバランの回復を考えてみる。次
の命令が庚命令であるとき、前の命令の実行後、完了形
割込みが起きたケースでも、次のＬＭ命令が一部実行さ
れてしまう。どのくらい実行されるかは装置の設計方針
によるが、一般的には１〜２サイクル分オーバランする
と考えてよい。この場合、ＬＭ命令の最初の１〜２サイ
クルが実行されてしまう。１サイクルでは高々８バイト
（汎用レジスタ２個分）しか壊さないので、８〜１６バ
イト分の汎用レジスタの内容を退避する必要がある。

この様に、ＬＭ命令に関して命令再実行に必要なデータ
及び割込みオーバランの回復に必要なデータを合せると
、ベースレジスタの内容及び最初の１〜２サイクルで壊
される汎用レジスタ群の内容ということになる。

さて、主記憶装置に対するデータの読み書きは８バイト
単位で行い、また汎用レジスタ群は各々４バイト構造で
あるとする。

従つて、ＬＭ命令の場合、毎回、主記憶装置から読み出
された８バイトのデータはＲ１フイールドで示される汎
用レジスタとＲ１フイールドで示されるアドレス＋１の
汎用レジスタとに書き込まれることになる。この書込み
動作に先立つてデータ退避のため、やはり毎回、Ｒ１フ
イールドで示される汎用レジスタとＲ１フイールド＋１
で示される汎用レジスタのデータが読み出されることに
なる。第２図の命令フオーマツトより汎用レジスタは１
６個あり、従つてＬＭ命令では最大１６Ｘ４−６４バイ
ト分読み出す可能性がある。このデータを全て退避する
ことが好ましいが、一般的に云つて、この分の退避バツ
フアを持つことは金物の増加となり、システム全体とし
ては過大な投資となる（ＬＭ命令でしか有効に使用され
ないため）。そこで、第１図に示す本発明の実施例では
、前に述べた様にデータ退避バツフアレジスタ５は８バ
イトＸ４個の３２バイト分だけしか持たせず、ＬＭ命令
の場合、毎回、汎用レジスタから読み出したデータのう
ち、退避の必要な分を識別し、そのデータだけをデータ
退避バツフアレジスタ５へ退避する制御を行３う。具体
的には、ＬＭ命令の場合（一般には命令分解制御の場合
）、最初から２サイクルまではデータ退避バツフアレジ
スタ５のポインタを順次アツプデートして退避データが
保存されるようにするが、３サイクル以降はポインタを
アツプデートしないように制御して、同じポインタで示
されている退避バツフアヘデータを上がきしていく。

これは前に述べた様に、割込みオーバランの場合、次が
ＬＭ命令であるとき、その最初の１〜２サイクルが実行
されてしまうことによる。又、さらにＬＭ命令の場合、
ベースレジスタの内容が壊されるときは無条件にデータ
退避バツフアレジスタ５のポインタをアツプデートして
、そのデータを保存する制御を行う。ベースレジスタの
内容が壊されるか否かは、Ｒ１フイールドの内容とＢ２
フイールドの内容を比較することにより行う。一方、命
令分解制御以外の命令の場合は、その都度、データ退避
バツフアレジスタ５のポインタをアツプデートしてフア
ーストイン・フアーストアウト形式にデータを保存して
いく。これにより、割込みのオーバランの回復及び再実
行に必要なデータは全て退避され、しかもデータ退避バ
ツフアは少ないデータ量で実現できる。以下、第１図に
おいて、特に本発明と関係のある先行制御装置１及びデ
ータ退避制御部４の具体的構成例を説明する。

第３図は第１図の先行制御装置１をさらに詳細に示した
図である。

図において、１１は命令バツフア、１２は命令レジスタ
、１３は汎用レジスタ群、１４はアドレス制御回路、１
５はアドレス計算等を行う加算器、１６は加算結果を保
持するアドレスレジスタ、１７は命令分解制御に用いら
れる＋２回路、１８は命令のデコード開始、デコード成
功等を制御するステージ制御回路、１９は比較器群、２
０はＬＭ命令用ステージ制御回路、２１は演算装置へ制
御を渡すための命令キユーバツフアである。命令は主記
憶装置６から読み出され、信号線１１０を通じて命令バ
ツフア１１に貯えられる。

その後、適当な時期に該命令バツフア１１より命令が４
バイト切り出されて命令レジスタ１２にセツトされる。
Ｃｘでは、命令レジスタ１２にＬＭ命令がセツトされた
として以後の説明を行う。命令レジスタ１２にセツトさ
れた命令（ＬＭ命令）の０ｐコードは必要なキユーイン
グが施こされて命令キユーバツフア２１にセツトされ、
適当な時期に信号線１００を通じて制御記憶装置３へ、
必要なマイクロプログラムを動かすためのマイクロ命令
アドレスとして送られる。一方、オペランドアドレスは
加算器１５を使つて計算され、アドレスレジスタ１６に
セツトされる。即ち、命令レジスタ１２のＢ２フイール
ドがアドレス制御回路１４で選択されて、該Ｂ２フイー
ルドで指定される汎用レジスタ１３の内容が加算器１５
の一方の入力となり、命令レジスタ１２のＤ２フイール
ドの内容がそのまｋ加算器１５の他方の入力となり、両
者を加算した値がオペランドアドレスとしてアドレスレ
ジスタ１６にセツトされる。このオペランドアドレスは
信号線１０８を通じて主記憶装置６へ送られ、その結果
、主記憶装置６から読み出されたデータ（８バイト）は
、命令レジスタ１２のＲ１フイールドで示される汎用レ
ジスタとその次の汎用レジスタとに４バイトずつ分割さ
れて書き込まれる。その間に、アドレスレジスタ１６の
オペランドアドレスは加算器１５によつて＋８され、再
びアドレスレジスタ１６にセツトされる０又、命令レジ
スタ１２のＲ１フイールドの値は＋２回路１７でもつて
＋２されてＲ１フイールドに戻される。その後、命令キ
ユーバツフア２１の回一内容が再び制御記憶装置３へ送
られ、又、アドレスレジスタ１６のオペランドアドレス
は主記憶装置６へ送られて、次のオペランド・データの
ロードが実行される。以下、同様の動作を繰り返すだけ
である。即ち、Ｉ命令が８バイトのオペランドのロード
命令の連続として処理される。後述する様に、比較器群
１９の一つは命令レジスタ１２のＲ１フイールドとＲ３
フイールドの内容を比較するために用いられ、両者が一
致すると、信号線１３０を通じてステージ制御回路１８
へＬＭ命令の終了が発せられる。

これによりステージ制御回路１８は次の命令のデコード
開始等の状態に遷移する。比較器群１９の残りのものは
本発明により新たに用意されたもので、ベースレジスタ
の内容が壊されるとき信号線１３１を゛１゛とするもの
である。Ｌステージ制御回路２０も本発明により用意さ
れたもので、命令レジスタ１２の０Ｐコードを入力して
、ＬＭ命令の場合、信号線１４０を継続して”１゛とし
、又、信号線１４１はＬＭ命令の最初のサイクルでのみ
゛１゛とするものである。該ＬＭステージ制御回路２０
の動作タイミングはステージ制御回路１８から信号線１
３４を通して与えられるタイミング信号により規制され
る。第４図は第３図の比較器群１９、濯ステージ制御回
路２０をさらに詳細に示した図である。

図において、１９０はＲ１＝Ｒ３またはＲ１＋１Ｒ３の
比較器で、ＬＭ命令の処理の終了を検出するのに用いら
れる。即ち、Ｒ１−Ｒ３またはＲ１＋１−Ｒ３のとき、
比較器１９０の出力信号線１３０は“１゛となる。１９
１はＲ１＋１＝Ｂ２の比較器、１９２はＲ１−Ｂ２の比
較器である。

１９３はＲ１−Ｒ３の比較器で、比較器１９１，１９２
の出力を制御するのに用いられる。

即ち、比較器１９２によりＲ１＝Ｂ２が成立した場合、
信号線１３１は無条件に“１゛となるが、それ以外の場
合は、比較器１９３によりＲ１−Ｒ３が成立しないとい
う条件のもとで、比較器１９１でＲ１＋１−Ｂ２が成立
したとき信号線１３１は゛１゛となる。容易に理解され
る後に、上記信号線１３１が“１゛゜になるということ
は、オペランド・データがベースレジスタに書き込まれ
ることを意味する。云い換えれば、ベースレジスタのそ
れまでの内容が壊されることを意味する。一方、３０は
ＬＭ命令のデコード回路、３１はラツチ回路であり、デ
コード回路３０がＬＭ命令をデコードすると、信号線１
３４を通じてステージ制御回路１８から与えられるタイ
ミング信号でもつてラツチ回路３１に゛１゛がラツチさ
れる。ラツチ回路３１が”１゛になると信号線１４０も
”１゛となる。即ち、信号線１４０が゛１゛ということ
は、ＬＭ命令のデコードが成功したことを意味する。３
２は微分回路で、１４０が“０”から゛１゛に立ち上つ
た所定の期間だけ信号線１４１を゛１゛とするものであ
る。

即ち、信号線１４１が゛１゛の期間は、ＬＭ命令の実行
の最初のサイクルであることを示している。第１図のデ
ータ退避制御部４は先行制御装置１より上述の信号線１
３１，１４０，１４１の状態を受け取り、データ退避バ
ツフアレジスタ５のポインタのアツプデートを制御する
のである。

第１図において、信号線１０４は１３０，１４０，１４
１の信号線をまとめて示したものである。第５図に本発
明の特徴であるデータ退避制御部４の一実施例を示す。
第５図の動作をまとめて云うと次の通りである。まず命
令分解制御以外の命令が示された場合は、そのたびにデ
ータ退避バツフアレジスタのポインタをアツプデートし
ていく。従つて、この場合、アツプデートしたポインタ
で示されるバツフアに新しいデータが退避されて、それ
までの古いデータが消され、データ退避バツフアレジス
タ５全体としては、常にその容量分、即ち８Ｘ４−３２
バイト分の最新の退避データが保存される。次に、ＬＭ
命令で代表される命令分解制御形式の命令が示された場
合は、先に説明した原則にもとづいて最初から２サイク
ルまではポインタをアツプデートし、それ以降はアツプ
デートしないように制御する。従つて、ＬＭ命令の場合
、最初から２サイクルまでは退避データが保存されるこ
とになる。さらにＬＭ命令の処理において、ベースレジ
スタの内容が更新される（壊される）場合は無条件にポ
インタをアツプデートする。さて第５図において、３０
，３１がＬＭ命令等の命令分解制御において最初からｈ
サイクルまでをカウントするポインタ、４０，４１がデ
ータ退避バツフアレジスタの入力ポインタを保持するラ
ツチである。３２はラツチ３０の入力の選択回路、３３
はラツチ３０の動作を制御する回路、４３はラツチ４０
の動作を制御する回路、４４は信号線１０７のマイクロ
命令のデコード回路、３４，４２は＋１回路を示す。

ラツチ３０，３１は実際には２ビツトからなり、従つて
、信号線２００，２０１，２０２は実際には２本である
。ラツチ４０，４１も実際には２ビツトで構成される。
選択回路３２は、信号線１４０の反転状態と信号線１４
の状態との論理和を示す信号線１４２が゛１゛のとき、
即ち、ＬＭ命令のような命令分解制御でない（信号線１
４０が゛Ｏ”）か、又は命令分解制御で第１サイクル（
信号線１４１が“１゛）のとき、信号線１３１を選択し
て、この信号線１３１が゛Ｏ”の場合は信号線２０２に
゛００゛を出力し、信号線１３１が゛１゛の場合は信号
線２０２に゛０１１を出力する。第４図で説明した様に
、信号線１３１が゛１”ということは、ベースレジスタ
の内容が壊されることを意味している。一方、信号線１
４２が”Ｏ゛のとき、即ち、命令分解制御で第２サイク
ル以降のとき、選択回路３２は信号線２００の内容を信
号線２０２に帰還する。つまり、ラツチ３０，３１から
なるポインタは、命令分解制御の第１サイクル又は命令
分解制御でないとぎ００″又は１０１″にイニシヤラィ
ズされ、命令分解制御の第２サイクル以降では、そのカ
ウント値が歩進される。Ｉ命令の場合（一般には命令分
解制御の場合）、上記ラツチ３０，３１で構成されるポ
インタは゛１１”まで歩進すると、それ以降は該゛１Ｆ
゛の状態を保持することになるが、この制御を司どるの
が制御回路３３である。

第６図は第５図の制御回路３３をさらに詳細に示した図
である。

第６図において、第５図のラツチ３０をセツトする信号
線３３０が゛１”となる条件は、ＬＭ命令でないか（１
４０−″０゛）、Ｉ命令の第１サイクルか（１４１−゛
１″）、Ｉ命令でラツチ３１の出力信号線２０１が゛１
Ｆ′でないかのいずれかである。

ＬＭ命令であるかどうかは、信号線１０７に乗るマイク
ロ命令をデコードすることによつて分かる。これらの条
件のうち、ＬＭ命令でないか又はＬＭ命令の第１サイク
ルの場合は、第５図より信号線１４２が゛１゛であるた
め、ラツチ３０は６００゛又は”０ｒ゛にイニシヤライ
ズされる。又、ＬＭ命令の第２サイクル以降の場合で、
信号線２０１が゛１１”でないとき、ラツチ３１の内容
を＋１回路で歩進した値がラツチ３０にセツトされる。
一方、ＬＭ命令で信号線２０１が゛１ｒ゛の場合、信号
線３３０ばＯ゛であり、ラツチ３０のセツト動作は禁止
される。即ち、Ｉ命令の場合、ラツチ３０，３１よりな
るポインタは、その値が゛１ｒ゛となつたら該命令の処
理が終るまで１１ｒ゛の状態に保持される。第５図のラ
ツチ４０，４１よりなるポインタは、ラツチ３１の出力
信号線２０１が１１ｒ゛以外の場合には１ずつ歩進し、
信号線２０１が゛１Ｆ”になると、それまでの状態を保
持する。

さらに、戊命令で信号線１３１が゛１゛の場合には、信
号線２０１の状態に無関係に歩進せしめられる。このラ
ツチ４０，４１よりなるポインタの制御を司どるのが制
御回路４３である。第７図は第５図の制御回路４３をさ
らに詳細に示した図である。

第７図において、ラツチ４０をセツトする信号線４３０
が゛１゛となる条件は、ＬＭ命令でベースレジスタの内
容が壊されるとき（１３１−６Ｆ゛）、ＬＭ命令以外の
マイクロ命令でデータの退避が指示されたとき、ＬＭ命
令で信号線２０１が゛１Ｆ゛以外のときのいずれかであ
る。ＬＭ命令であるかどうか、及びマイクロ命令でデー
タの退避が指示されているかどうかは、信号線１０７の
マイクロ命令をデコードして検出する。信号線４３０が
１ｒ゛になることは、ラツチ４０，４１よりなるデータ
退避バツフアレジスタ用ポインタが１つあがることを意
味している。第５図にもどり、データ退避バツフアレジ
スタに対する退避データのセツト信号は、デコード回路
４４の出力線４４０を通じて送られる。又、このときの
データ退避バツフアレジスタの入力ポインタ値は信号線
４４１を通じて送られる。これまでの説明より、信号線
４４１で示される退避バツフアの入力ポインタ値は、命
令分解ＦｂＩ脚でない場合は１ずつアツプデートするが
、命令分解制御の場合はラツチ３０，３１が″１Ｆ゛に
なるまでは１ずｋアツプデートし、それ以降はアツプデ
ートしないように制御されることが分かる。さらに、凄
命令の場合、ベースレジスタが更新される場合はラツチ
３０，３１が゛１１゛になつていても、信号線４４１の
ポインタ値はアツプデートされることが分かる。なお、
第５図においてベースレジスタが壊される場合（１３１
−゛１゛）、ラツチ３０を゛０Ｆ”にイニシヤライズす
るのは次の理由による。

ＬＭ命令再実行のためにはベースレジスタの内容を保存
しておく必要がある。しかも、Ｉ命令終了までというこ
とでなく、ＬＭ命令終了後、２マシンサイクルの間保存
しなければならない（ＬＭ命令でマシンチエツクが発生
しても止まるまでに２サイクル実行してしまうため）。
ラツチ３０を゛００゛にイニシヤライズしてしまうと、
最初のサイクルがベースレジスタ更新サイクルの場合、
２サイクル分の保存ができないので、特にその場合に限
り“０ｒ゛にイニシヤライズするものである。以上の通
り、本発明によれば、割込みのオーバランの回復及び命
令の再実行に必要なデータは両者に共通のバツフアレジ
スタに全て退避され、しかもこの種の退避バツフアレジ
スタを少ない容量で実行することができる。

なお、図示の構成ぱ単なる一実施例にすぎず、本発明は
これに限定されるものでないことは当然である。

【図面の簡単な説明】

第１図は本発明の情報処理装置の一実施例の全体構成図
、第２図はロード・マルチプル（ＬＭ）命令のフオーマ
ツト例を示す図、第３図は第１図の先行制御装置１をさ
らに詳細に示した図、第４図は第２図の比較器群１９及
びＩステージ匍脚回路２０をさらに詳細に示した図、第
５図は第１図のデータ退避制御部４をさらに詳細に示し
た図、第６図は第５図の制御回路３３をさらに詳細に示
した図、第７図は第５図の制御回路４３をさらに詳細に
示した図である。１・・・・・・先行制御装置、２・・・・・・演算装置
、３・・・・・・制御記憶装置、４・・・・・・データ
退避制御部、５・・・・・・データ退避バツフアレジス
タ、６・・・・・・主記憶装置、７・・・・・・入出力
制御装置。

Claims

【特許請求の範囲】１命令の実行中にエラーを生じた場合、その命令の実
行前の状態に戻して再実行する制御、及び、割込みの検
出を遅らせて命令の実行をオーバランさせ、後でオーバ
ランして実行した命令を回復する制御を採用している情
報処理装置において、前記命令再実行のためのデータ退
避と前記割込みのオーバラン回復のためのデータ退避と
に共通に用いるデータ退避バッファ手段と、前記データ
退避バッファ手段のアドレスを指示するポインタ手段と
、前記割込みのオーバランの回復及び命令の再実行に必
要なデータ退避を検出し、それによつて前記ポインタ手
段の歩進を制御する制御手段とを具備していることを特
徴とする情報処理装置。２特許請求の範囲第１項記載の情報処理装置において
、制御手段は、命令分解制御形式（命令を一連の簡単な
命令の連続に分解して処理する制御形式）の命令を検出
したとき、最初から数サイクルまでは前記ポインタ手段
を順次歩進し、それ以降は歩進を禁止することを特徴と
する情報処理装置。３特許請求の範囲第２項記載の情報処理装置において
、制御手段は、ベースレジスタの内容が壊される場合は
前記ポインタ手段を無条件に歩進することを特徴とする
情報処理装置。