JPS5961171A - ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法 - Google Patents
ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法Info
- Publication number
- JPS5961171A JPS5961171A JP57171250A JP17125082A JPS5961171A JP S5961171 A JPS5961171 A JP S5961171A JP 57171250 A JP57171250 A JP 57171250A JP 17125082 A JP17125082 A JP 17125082A JP S5961171 A JPS5961171 A JP S5961171A
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- Japan
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- fuse
- film
- silicon
- psg
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
- H10W20/492—Antifuses, i.e. interconnections changeable from non-conductive to conductive changeable by the use of an external beam, e.g. laser beam or ion beam
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）イ０明の技術分野
本発明Ｇ、１半導体装置に係り、特に半導体装置用のヒ
ユーズメモリに関する。
ユーズメモリに関する。
（２）技術の背景
半導体装置用のヒユーズメモリとしてグイナミソクラン
ダムアクセスメモリ（ＤＲＡＭ）では記憶容量の増大に
伴って主記憶容量のＤＲＡＭの外に予備用のヒユーズリ
ート”オンリメそり （ＲＯＭ）を設けて、主記憶容量
メモリに不良ピントメモリがあると予備用のヒユーズＲ
ＯＭで不良ビットを補う冗長性附与方法が最近は多く用
いられるようになってきている。
ダムアクセスメモリ（ＤＲＡＭ）では記憶容量の増大に
伴って主記憶容量のＤＲＡＭの外に予備用のヒユーズリ
ート”オンリメそり （ＲＯＭ）を設けて、主記憶容量
メモリに不良ピントメモリがあると予備用のヒユーズＲ
ＯＭで不良ビットを補う冗長性附与方法が最近は多く用
いられるようになってきている。
このようなヒユーズＲＯＭでは通當ではヒユーズは導通
状態にあり、ヒユーズを／８断さ−Ｈることで非導通状
態となるように構成されている。
状態にあり、ヒユーズを／８断さ−Ｈることで非導通状
態となるように構成されている。
しかし、回路構成によっては通電非導通状態にあり、導
通状態で利用したい逆ヒュース構成が要望されていた。
通状態で利用したい逆ヒュース構成が要望されていた。
（３）従来技術と問題点
第１図（ａ＋、 （ｂ＋は従来のヒユーズＲＯＭの側断
面図を示すものであり、第１図ｆａｌにおいてシリコン
等の基板１上に酸化膜２（ＳｉＯ２）を形成後にヒユー
ズとなるポリシリコン膜３を形成し、リンシリカカラス
（ＰＳＧ）膜４を上記ポリシリコン膜３の一部を覆うよ
うにパターニングして、更にＰＳＧ膜４上に且つポリシ
リコン膜３と接するアルミニウム（Ａ文）配線パターン
５をパターニングする。
面図を示すものであり、第１図ｆａｌにおいてシリコン
等の基板１上に酸化膜２（ＳｉＯ２）を形成後にヒユー
ズとなるポリシリコン膜３を形成し、リンシリカカラス
（ＰＳＧ）膜４を上記ポリシリコン膜３の一部を覆うよ
うにパターニングして、更にＰＳＧ膜４上に且つポリシ
リコン膜３と接するアルミニウム（Ａ文）配線パターン
５をパターニングする。
６はパンシヘーション用のＰＳＧ膜で配線パターン５上
にカバーされている。この状態ではヒユーズとなるポリ
シリコン膜３はΔ交配線パターン５と接しているので導
通状態であり、ヒユーズを溶断する場合にはＹＡＧレー
ザ７をバノシヘーション用のＩ） Ｓ Ｇ膜６上より照
射することで第１図（ｂｌに示すようにポリシリコン膜
３は熱せられて溶断８する。ポリシリコン膜３には大電
流を流し′ζも上記と同様にヒユーズとなるポリシリコ
ン膜３は熔１ｔｊｉされるが、この際ポリシリコン１模
３内のソリ゛ノンが蒸発してポリシリコン脱表面をカバ
ーしているパソシヘーション用のｐｓｃｌｌ！６に小穴
９を作る。
にカバーされている。この状態ではヒユーズとなるポリ
シリコン膜３はΔ交配線パターン５と接しているので導
通状態であり、ヒユーズを溶断する場合にはＹＡＧレー
ザ７をバノシヘーション用のＩ） Ｓ Ｇ膜６上より照
射することで第１図（ｂｌに示すようにポリシリコン膜
３は熱せられて溶断８する。ポリシリコン膜３には大電
流を流し′ζも上記と同様にヒユーズとなるポリシリコ
ン膜３は熔１ｔｊｉされるが、この際ポリシリコン１模
３内のソリ゛ノンが蒸発してポリシリコン脱表面をカバ
ーしているパソシヘーション用のｐｓｃｌｌ！６に小穴
９を作る。
この小穴部分から水や他の汚染物質が侵入するトヒュー
ズＲＯＭの信頼性を低下させる欠点があり、更にケミカ
ル・ベニバー・ディポジソション（ＣＶ Ｄ）等でＰＳ
Ｇ膜をカバーしなければならなかった。しかし、これら
の工程はヒユーズｌ専断工程と、ＣＶＤで新たなＰＳＧ
膜をコーティングする工程では別工程であり、ヒユーズ
熔断工程で塵埃等で汚染されたヒユーズＲＯＭをクリー
ンなＣＶＤ工程に持ち込むことはウェハプロセスを汚染
させて好ましくない。
ズＲＯＭの信頼性を低下させる欠点があり、更にケミカ
ル・ベニバー・ディポジソション（ＣＶ Ｄ）等でＰＳ
Ｇ膜をカバーしなければならなかった。しかし、これら
の工程はヒユーズｌ専断工程と、ＣＶＤで新たなＰＳＧ
膜をコーティングする工程では別工程であり、ヒユーズ
熔断工程で塵埃等で汚染されたヒユーズＲＯＭをクリー
ンなＣＶＤ工程に持ち込むことはウェハプロセスを汚染
させて好ましくない。
更に、ヒユーズ非導通状態で「ハイ」（ＩＩ）電圧を、
導通状態で「ロー」 （Ｌ）電圧を得たい逆ヒユーズ等
でも利用できるヒユーズＲＯＭが要望さている。
導通状態で「ロー」 （Ｌ）電圧を得たい逆ヒユーズ等
でも利用できるヒユーズＲＯＭが要望さている。
（４）発明の目的
本発明は上記欠点並びに要望に濯み、常時非導通状態に
あり、溶断時に導通状態となる逆ヒュースを提供するこ
とを目的とするものである。
あり、溶断時に導通状態となる逆ヒュースを提供するこ
とを目的とするものである。
（５）発明の構成
上記目的は本発明によれば、基板上に絶縁膜を介して第
１のヒユーズを構成する第１のメタル層を形成し、該第
１のメタル層上にシリコンをパターニングし、該シリコ
ン膜上に配線パターンを構成する第２のメタル層を形成
して上記第１及び第２のメタル層を常時非導通状態とし
てなることを特徴とする半導体装置によっ″ζ達成され
る。
１のヒユーズを構成する第１のメタル層を形成し、該第
１のメタル層上にシリコンをパターニングし、該シリコ
ン膜上に配線パターンを構成する第２のメタル層を形成
して上記第１及び第２のメタル層を常時非導通状態とし
てなることを特徴とする半導体装置によっ″ζ達成され
る。
（６）発明の実施例
以下、本発明の一実施例を第２図［ａ）乃至（「）につ
いて説明する。
いて説明する。
第２図（ａｌにおいて、■はシリコン等の基板で酸化膜
２を形成後にヒユーズとなるΔ文等の第１のメタル層１
０を１μｍに蒸着する。
２を形成後にヒユーズとなるΔ文等の第１のメタル層１
０を１μｍに蒸着する。
次に第２図（ｂｌに示すようにメタルＩＯ及び酸化膜２
上にＩ） Ｓ ｃ＋＋灸１１をＣＶＤ等でｌμｒｎ厚に
形成し、Δ文の第１のメタルｌｉｔ １０と対向するＰ
ＳＧ膜 １１に通常の写真刻蝕により窓開き１２を行う
。
上にＩ） Ｓ ｃ＋＋灸１１をＣＶＤ等でｌμｒｎ厚に
形成し、Δ文の第１のメタルｌｉｔ １０と対向するＰ
ＳＧ膜 １１に通常の写真刻蝕により窓開き１２を行う
。
更に第２図（Ｃ１のように窓開き１２部分にノント。
−プのシリコン１３を０．２μｒｎ厚に蒸着等でパター
ニングし、次に第２図（ｄ＋に示すようにシリコン膜１
３上を覆って配線用の人文等の第２のメタル層１４を形
成し、適当にパターニングして最後に第２図（ｅｌの如
く第２のメタル層１４上にＰＳＧ等の絶縁膜１５をカバ
ーさせる。ごの状態では第１のヒユーズとなるメタル層
１０は配線用の第２のメタル層１４とはシリコン膜１２
を介して対向配置されているために非導通状態にある。
ニングし、次に第２図（ｄ＋に示すようにシリコン膜１
３上を覆って配線用の人文等の第２のメタル層１４を形
成し、適当にパターニングして最後に第２図（ｅｌの如
く第２のメタル層１４上にＰＳＧ等の絶縁膜１５をカバ
ーさせる。ごの状態では第１のヒユーズとなるメタル層
１０は配線用の第２のメタル層１４とはシリコン膜１２
を介して対向配置されているために非導通状態にある。
ここで第２図ｆｆｌに示すようにアルゴン等のレーザ１
６（出力８Ｗ程度）をＰＳＧ等の絶縁膜１５上より照射
するとＰＳＧ膜１５とΔ文等の第２のメタル層を透過し
たレーザ１６はシリコン膜１３で吸収されてシリコンは
熔融され、ソリコンが第１及び第２のアルミニウムより
なるメタル層内に溶り込んで行くために第１及び第２の
メタル間の抵抗は低い値となり、導通状態に変化するこ
とになる。
６（出力８Ｗ程度）をＰＳＧ等の絶縁膜１５上より照射
するとＰＳＧ膜１５とΔ文等の第２のメタル層を透過し
たレーザ１６はシリコン膜１３で吸収されてシリコンは
熔融され、ソリコンが第１及び第２のアルミニウムより
なるメタル層内に溶り込んで行くために第１及び第２の
メタル間の抵抗は低い値となり、導通状態に変化するこ
とになる。
上述の如きヒユーズＲＯＭによれば第３図（ａ）。
（ｂ）に示すように利用することが可能となる。すなわ
ち、電圧供給端子１７にＶ、ｏ（５Ｖ）の電圧を加え、
抵抗器Ｒ１と上記したヒユーズＲＯＭ１９との直列回路
の一端を接地するとともに抵抗器Ｒ１とヒユーズＲＯＭ
１９との接続点より出力端子１８を導出するようにすれ
ば、第３図ｔａ＋に示す状態ではヒユーズＲＯＭ１９は
第２図（ｅ）に示すように非導通状態で出力端子１８に
は５Ｖのｒ ｆＴ ｊ電圧が取り出せる。これに対し、
第３図（ｂｌに示す状態ではヒユーズＲＯＭ１９は第２
図ｆｆ）に示ずように導通状態であるためにＶＤ、（５
Ｖ）電圧はヒユーズＲＯＭ１９を通して接地されるため
に出力端子１８にはｒＬＪ電圧（ＯＶ）が取り出せる。
ち、電圧供給端子１７にＶ、ｏ（５Ｖ）の電圧を加え、
抵抗器Ｒ１と上記したヒユーズＲＯＭ１９との直列回路
の一端を接地するとともに抵抗器Ｒ１とヒユーズＲＯＭ
１９との接続点より出力端子１８を導出するようにすれ
ば、第３図ｔａ＋に示す状態ではヒユーズＲＯＭ１９は
第２図（ｅ）に示すように非導通状態で出力端子１８に
は５Ｖのｒ ｆＴ ｊ電圧が取り出せる。これに対し、
第３図（ｂｌに示す状態ではヒユーズＲＯＭ１９は第２
図ｆｆ）に示ずように導通状態であるためにＶＤ、（５
Ｖ）電圧はヒユーズＲＯＭ１９を通して接地されるため
に出力端子１８にはｒＬＪ電圧（ＯＶ）が取り出せる。
（７）発明の９ノ果
本発明は上記したように構成させたので、ＤＲＡＭ等の
冗長性附勢において、溶断する逆ヒユーズＲＯＭを構成
できるだＬＪでなく非導通状態から導通状態に変換させ
るためのレーザ照射時に弱いレーザであるために、第２
のメタル層上のＰＳＧ等の絶縁膜に爆発で小穴が穿たれ
ることもなく、新たなカバー膜を小穴をふさぐためにコ
ーティングする必要がない等の特徴を有する。
冗長性附勢において、溶断する逆ヒユーズＲＯＭを構成
できるだＬＪでなく非導通状態から導通状態に変換させ
るためのレーザ照射時に弱いレーザであるために、第２
のメタル層上のＰＳＧ等の絶縁膜に爆発で小穴が穿たれ
ることもなく、新たなカバー膜を小穴をふさぐためにコ
ーティングする必要がない等の特徴を有する。
第１図（ｙ＋ｌ、 ｆｂｌは従来のヒユーズＩ？ ＯＭ
の側断面図、第２図（ａ）乃至（［１は本発明のヒユー
ズＲＯＭの製造工程を示す側断面図、第３図ｆａｎ、
（ｂｌは本発明の動作原理を示す回路図である。 １・・・基板、 ２・・・酸化膜、 ３・・・ポリシリ
コン膜、 ４． ６． １１． １５・・・ＰＳＧ膜、
５・・・配線パターン、 １０・・・第１のメタル
層、 １３・・・シリコン膜、１４・・・第２のメタ
ル層、 １６・・・レーザ、１９・・・ヒユーズＲＯ
Ｍ。
の側断面図、第２図（ａ）乃至（［１は本発明のヒユー
ズＲＯＭの製造工程を示す側断面図、第３図ｆａｎ、
（ｂｌは本発明の動作原理を示す回路図である。 １・・・基板、 ２・・・酸化膜、 ３・・・ポリシリ
コン膜、 ４． ６． １１． １５・・・ＰＳＧ膜、
５・・・配線パターン、 １０・・・第１のメタル
層、 １３・・・シリコン膜、１４・・・第２のメタ
ル層、 １６・・・レーザ、１９・・・ヒユーズＲＯ
Ｍ。
Claims (2)
- （１）ｉ板上に絶縁膜を介してヒユーズを構成する第１
のメタル層を形成し、該第１のメタル層上にシリコンを
パターニングし、該シリコン股上に配線パターンを構成
する第２のメタルＪｉを形成して上記第１及び第２のメ
タル層を非導通状態とし、上記第２のメタル層上よりエ
ネルギー線を照射して上記第１のメタル層と第２のメタ
ル層間のシリコン膜を溶融させて上記第１及び第２のメ
タル層間のシリコン膜抵抗を減少させて導通状態となす
ようにしたことを特徴とする半導体装置。 - （２）前記メタル層がアルミニラＪ・であることを特徴
とする特許請求の範囲第１ Ｉｎ記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17125082A JPH0616536B2 (ja) | 1982-09-30 | 1982-09-30 | ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17125082A JPH0616536B2 (ja) | 1982-09-30 | 1982-09-30 | ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961171A true JPS5961171A (ja) | 1984-04-07 |
| JPH0616536B2 JPH0616536B2 (ja) | 1994-03-02 |
Family
ID=15919830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17125082A Expired - Lifetime JPH0616536B2 (ja) | 1982-09-30 | 1982-09-30 | ヒューズｒｏｍを有する半導体装置及びヒューズｒｏｍの導通方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616536B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169017A (ja) * | 1991-02-27 | 1994-06-14 | American Teleph & Telegr Co <Att> | 埋込みアンチヒューズを有する集積回路の製造法 |
| EP0603105A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Antifuse element with electrical or optical programming |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0882035A (ja) * | 1994-09-06 | 1996-03-26 | Kaneshin:Kk | 木造住宅における階層間の天井装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874739A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS4874793A (ja) * | 1971-12-30 | 1973-10-08 |
-
1982
- 1982-09-30 JP JP17125082A patent/JPH0616536B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4874739A (ja) * | 1971-12-30 | 1973-10-08 | ||
| JPS4874793A (ja) * | 1971-12-30 | 1973-10-08 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169017A (ja) * | 1991-02-27 | 1994-06-14 | American Teleph & Telegr Co <Att> | 埋込みアンチヒューズを有する集積回路の製造法 |
| EP0603105A1 (en) * | 1992-12-18 | 1994-06-22 | International Business Machines Corporation | Antifuse element with electrical or optical programming |
| JPH06260558A (ja) * | 1992-12-18 | 1994-09-16 | Internatl Business Mach Corp <Ibm> | プログラミング可能なアンチヒューズ要素 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616536B2 (ja) | 1994-03-02 |
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