JPS5962960A - コンピユ−タのデ−タ転送回路 - Google Patents
コンピユ−タのデ−タ転送回路Info
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- JPS5962960A JPS5962960A JP17522382A JP17522382A JPS5962960A JP S5962960 A JPS5962960 A JP S5962960A JP 17522382 A JP17522382 A JP 17522382A JP 17522382 A JP17522382 A JP 17522382A JP S5962960 A JPS5962960 A JP S5962960A
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- memory
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- address
- computer
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明け、少なくとも２台の−Ｔノビー１−−−タｌ１
１１において、−ガのコノピユータのメモリに記憶され
ているデー タを１１０かのコンピユー タのメモリに
転送するためのデ−タ転送回路に関する、。
１１において、−ガのコノピユータのメモリに記憶され
ているデー タを１１０かのコンピユー タのメモリに
転送するためのデ−タ転送回路に関する、。
この種のデータ転送回路としてｉｊｃ ｔ ｒ、ｌ第１
図（Ａ）、（Ｂ）に示す回路が一般に用いられていた１
、１ツ１中１．２はコンビｊ−１’３． ４）：ｊ：メ
モリ、５，６（ｄ’／リアル又はパラレルデータ転ｒ＞
フイノタ−フェイス、７．８１ｄシステムバスインター
フエイス、９はンステムバスである。
図（Ａ）、（Ｂ）に示す回路が一般に用いられていた１
、１ツ１中１．２はコンビｊ−１’３． ４）：ｊ：メ
モリ、５，６（ｄ’／リアル又はパラレルデータ転ｒ＞
フイノタ−フェイス、７．８１ｄシステムバスインター
フエイス、９はンステムバスである。
七ころで図（Ａ）の従来回路では、コンピュータ１．２
がメモリ３．４とインターフェイス５．６聞に介在して
データ転送全行なうので、コノピユータ１．２は他の仕
事ヲ全く行なうことができないという′に点がある。ま
た点線で示したＩ） Ｍ Ａ転送（ダイレクトメモリ°
アクセス）でもデータ転送中はコンピュータが待機状態
とならざるを得す、上記と同様の欠点がある。−ｎ、図
（Ｂ１のイノｒ来回路もコンビニ−夕１からコンピュー
タ２のメモリ４にデータ転送する場合にはコンピュータ
２が待機状態とならざるゲイ尋ず、ｌ−記従来回路と同
様な欠点をも−）。
がメモリ３．４とインターフェイス５．６聞に介在して
データ転送全行なうので、コノピユータ１．２は他の仕
事ヲ全く行なうことができないという′に点がある。ま
た点線で示したＩ） Ｍ Ａ転送（ダイレクトメモリ°
アクセス）でもデータ転送中はコンピュータが待機状態
とならざるを得す、上記と同様の欠点がある。−ｎ、図
（Ｂ１のイノｒ来回路もコンビニ−夕１からコンピュー
タ２のメモリ４にデータ転送する場合にはコンピュータ
２が待機状態とならざるゲイ尋ず、ｌ−記従来回路と同
様な欠点をも−）。
本発明はこのような欠点に、夕）つ゛Ｃ，Ｃノコユータ
を介在させることなく、また待機させることなくデータ
に−ｎυ）メモリから他力のメモ１目こＩＵ接転送でき
る新規なデータ転送回路を捉供ずろものＣ４７）る。
を介在させることなく、また待機させることなくデータ
に−ｎυ）メモリから他力のメモ１目こＩＵ接転送でき
る新規なデータ転送回路を捉供ずろものＣ４７）る。
Ｉ’ｌｌら１．ぺ発明に係るコノピユータの１−夕転送
回路は、少なくとも２台のコンピュータと各コンピュー
タに付設の或いは内蔵され之アドレスデコーダ、メモリ
アドレスドライバ、メヒリデータドライバ、及びメモリ
全備え、曲記両コンビコーーータ側のメモリアドレスド
ライバ同士及びメモリデータドライバ同士全直結すると
共に、一方のメモリ内のデータをこの１ｕ結ラインを通
じて他方のメモリに転送するための少なくとも１台の転
へ切替コントローラを設けてなり、目、つ該転送切替コ
ントローラは、前記メモリアドレスドライバ、メ−にリ
データドライバを直結ライン全通じてデー タ転ｉＸ、
可能な転送モードに切替える切片手段と、ブータラ１入
る１１１１目こあるメモリデータドライバケ諺、出Ｌ７
に、データを受ける１１１１０こあるメモリデー タド
ライバを臀込みにセットする読出し書込みセット手段と
、転送モードにおいてタイミングクロックｌ’６するタ
イミング回１洛と、転送１．ようとするデータのｚ′１
頭番地を指定するアドレスデコーダと、転＋’ｆ： ｌ
−１：つとするデータの数が七ノｉ・され、セットされ
たデータ数だけタイミンク゛りｒ１ソクケカウントする
とカウント終ｒ（言シ十ヲ発するカウンタとを有し、７
４６７７回路がタイミングクロックを光する度に −）
ｊのメモリ内のデ タが゛ｒドレスレジスタで指定され
たヌ）頭番［１ハのものから順次仙）ｊのメｌ、１１に
転送され、カウンタがカウント終ｒ信シ４を発すると転
置完ｒするよう構成されていることを特徴とずろ。
回路は、少なくとも２台のコンピュータと各コンピュー
タに付設の或いは内蔵され之アドレスデコーダ、メモリ
アドレスドライバ、メヒリデータドライバ、及びメモリ
全備え、曲記両コンビコーーータ側のメモリアドレスド
ライバ同士及びメモリデータドライバ同士全直結すると
共に、一方のメモリ内のデータをこの１ｕ結ラインを通
じて他方のメモリに転送するための少なくとも１台の転
へ切替コントローラを設けてなり、目、つ該転送切替コ
ントローラは、前記メモリアドレスドライバ、メ−にリ
データドライバを直結ライン全通じてデー タ転ｉＸ、
可能な転送モードに切替える切片手段と、ブータラ１入
る１１１１目こあるメモリデータドライバケ諺、出Ｌ７
に、データを受ける１１１１０こあるメモリデー タド
ライバを臀込みにセットする読出し書込みセット手段と
、転送モードにおいてタイミングクロックｌ’６するタ
イミング回１洛と、転送１．ようとするデータのｚ′１
頭番地を指定するアドレスデコーダと、転＋’ｆ： ｌ
−１：つとするデータの数が七ノｉ・され、セットされ
たデータ数だけタイミンク゛りｒ１ソクケカウントする
とカウント終ｒ（言シ十ヲ発するカウンタとを有し、７
４６７７回路がタイミングクロックを光する度に −）
ｊのメモリ内のデ タが゛ｒドレスレジスタで指定され
たヌ）頭番［１ハのものから順次仙）ｊのメｌ、１１に
転送され、カウンタがカウント終ｒ信シ４を発すると転
置完ｒするよう構成されていることを特徴とずろ。
１・、１下に本発明の一実施例ケ第２図シこ基づいて讃
。
。
明する。図は中央の鎖線より／１側の−１：／ビューり
１１のメモリから右イ１！１１のコノピユータ１２の７
トリにデータを転１八する転送量！１各を示し、たもの
で、各＝ＩンピフータＩＩ、＋２は、大々アドレスデー
１−ダ１３，１４、メモリアドレスドライバ１５゜１６
、メトリｒ’−タドライバ１７．１８及びメモリ１ｑ、
２１１を付設或いは内蔵する仁と番こよ一゛）で備えて
いる。アドレスデコーダ１３．１４はメモリ１９，２（
Ｉ（５メ七り−′や間のいずれの番地にわりあてるかｚ
欠字するもので、コンピュータ１１゜１ｚのアドレスバ
ス２１，２２に接続されている。
１１のメモリから右イ１！１１のコノピユータ１２の７
トリにデータを転１八する転送量！１各を示し、たもの
で、各＝ＩンピフータＩＩ、＋２は、大々アドレスデー
１−ダ１３，１４、メモリアドレスドライバ１５゜１６
、メトリｒ’−タドライバ１７．１８及びメモリ１ｑ、
２１１を付設或いは内蔵する仁と番こよ一゛）で備えて
いる。アドレスデコーダ１３．１４はメモリ１９，２（
Ｉ（５メ七り−′や間のいずれの番地にわりあてるかｚ
欠字するもので、コンピュータ１１゜１ｚのアドレスバ
ス２１，２２に接続されている。
メモリアドレスドライバ１５．ｌｌま°ｒドｌ／スデー
１−ダ１３．１４からの１５賢ハこｊニー〕てメ］′：
＋１ ′Ｙ’（（７）番地全指定する機能奮営む。ノー
１＝リゾ−タト゛ライバ１７．ＩＲＩｒ：ｔデータ全メ
モリ内から６児出し・■いはＸ椙へむためのもので、コ
ンビ′を一タ］１，１２のデータバス２：１，２４にも
接続されている１、メモリ１９．ＺＯｌ＋よ例えば■（
二メモリが用いられる。
１−ダ１３．１４からの１５賢ハこｊニー〕てメ］′：
＋１ ′Ｙ’（（７）番地全指定する機能奮営む。ノー
１＝リゾ−タト゛ライバ１７．ＩＲＩｒ：ｔデータ全メ
モリ内から６児出し・■いはＸ椙へむためのもので、コ
ンビ′を一タ］１，１２のデータバス２：１，２４にも
接続されている１、メモリ１９．ＺＯｌ＋よ例えば■（
二メモリが用いられる。
＋＋１；ｉ、図示しｔしないが、各コンピュータＩ＋、
＋２は１１０記メモ１Ｊ１９，２１１の他に池数のメモ
リと接線；されて１・）る。
＋２は１１０記メモ１Ｊ１９，２１１の他に池数のメモ
リと接線；されて１・）る。
前記両コンピュータ１ ］ 、 １２１１１１のメモ
リアドレスドライバ１５．ｌ（ｉ同士及びメｅすｊｌ−
タドライバ１７．１８同士は、ラインｌ＋、 ／２で
的結５＼れていて、左ｌＴｉ１のコンビ−Ｉ−一夕１目
こ設置−ｔられた転送切替コントローラ２５の指令【こ
よ〕で− ）ｊのメモリ１９内のデータがこの直結ツイ
ンｅｚｋ曲して他ノｊのメモリ２０にＩＬ１阪転送され
るよう番こな−）ている。転送指令孕イｉなう転Ｊ、ｑ
ｌＪ、Ｉ ；、・ｌｉ′＝ｊンｌ−ｎ −ラ２５は、
すｊ′故千手１々２６、＋’ｆｌｆ＋出【７−１１４１
へみ一ヒノ］・丁・段２７と、タイミンク回路２８と、
７”ドレスレジスタｚ９と、カウンタ３０とから）Ｈｒ
Ｈ成されている。
リアドレスドライバ１５．ｌ（ｉ同士及びメｅすｊｌ−
タドライバ１７．１８同士は、ラインｌ＋、 ／２で
的結５＼れていて、左ｌＴｉ１のコンビ−Ｉ−一夕１目
こ設置−ｔられた転送切替コントローラ２５の指令【こ
よ〕で− ）ｊのメモリ１９内のデータがこの直結ツイ
ンｅｚｋ曲して他ノｊのメモリ２０にＩＬ１阪転送され
るよう番こな−）ている。転送指令孕イｉなう転Ｊ、ｑ
ｌＪ、Ｉ ；、・ｌｉ′＝ｊンｌ−ｎ −ラ２５は、
すｊ′故千手１々２６、＋’ｆｌｆ＋出【７−１１４１
へみ一ヒノ］・丁・段２７と、タイミンク回路２８と、
７”ドレスレジスタｚ９と、カウンタ３０とから）Ｈｒ
Ｈ成されている。
切替手段２６はメモリアドレスドライバ１５．ＩＧ、メ
モリデータドライバ１７．ｌｌ’ｌ’（５転、くモード
に切替えろもので、例えばフリップフロップが用いられ
る。ここに転送モードとけ、メモリアドレスドライバ１
５．１６及びメモリデー タドライバ１７、Ｉ８とコン
ピュータ１１．１２との接続を切−った状態ケいう。従
って、この状聾で（ｒｌ ２つのメモリ１９．２＋＋が
コンピュータ１１，１２５ｆ：介在せずに直接ラインｌ
＋、ｌ＊を通じて接続されることとなり、このラインを
通じてデータの転送が’Ｉ ｆｉｔ： ｈなる。−万、
各コンピユー タ１１，１２１’ｊこの転送モードでは
転送用のメモリ１ｑ、ｚ＋１との接続が切られるので、
他のメモリ（図外）を使っての什弔ヲ行なうことができ
る。
モリデータドライバ１７．ｌｌ’ｌ’（５転、くモード
に切替えろもので、例えばフリップフロップが用いられ
る。ここに転送モードとけ、メモリアドレスドライバ１
５．１６及びメモリデー タドライバ１７、Ｉ８とコン
ピュータ１１．１２との接続を切−った状態ケいう。従
って、この状聾で（ｒｌ ２つのメモリ１９．２＋＋が
コンピュータ１１，１２５ｆ：介在せずに直接ラインｌ
＋、ｌ＊を通じて接続されることとなり、このラインを
通じてデータの転送が’Ｉ ｆｉｔ： ｈなる。−万、
各コンピユー タ１１，１２１’ｊこの転送モードでは
転送用のメモリ１ｑ、ｚ＋１との接続が切られるので、
他のメモリ（図外）を使っての什弔ヲ行なうことができ
る。
読出し書込みセット手段２７１ｄ該セット手段２７ケ有
する１１１１自以Ｆマスター側という。）からデー タ
を送る場合に１、マスター１ｕｌｌにあるメモリデータ
ドライバ１７ｉ読出しに、セット手段２７’（（有しな
い側（以下スレーブ（１１１１という。）にあるメモリ
データドライバｌｌ’１ｉｉｔＪき込みｌこセット１７
、又、マスター １１１１１ カｆ−タ金受ける場合は
その逆にセットするもので、例えばフリップフロツノが
用いられる。
する１１１１自以Ｆマスター側という。）からデー タ
を送る場合に１、マスター１ｕｌｌにあるメモリデータ
ドライバ１７ｉ読出しに、セット手段２７’（（有しな
い側（以下スレーブ（１１１１という。）にあるメモリ
データドライバｌｌ’１ｉｉｔＪき込みｌこセット１７
、又、マスター １１１１１ カｆ−タ金受ける場合は
その逆にセットするもので、例えばフリップフロツノが
用いられる。
タイミング回路２８は所′ボ周波級のタイミングクロッ
クを発するもので、一般的なりロックパルス発生器で構
成される。この回路２ Ｒ（ｒｉ ｒｉｆｔ ’ｒ４＋
Ｆ、 Ｌｕ１ｌ替手段２６が転送モードに切替わると作
動し、カウンタ３０のカウント終ｒ信吋によって作動停
止１−する。タイミング回路が作動中は、それが発する
タイミングクロックがメモリアドレスドライバ１５．１
６、メモリデータドライバ１７．ｌｌ’ｌに加λられて
メモリ１９内のデータ分順次メモリ２（目こ転送する。
クを発するもので、一般的なりロックパルス発生器で構
成される。この回路２ Ｒ（ｒｉ ｒｉｆｔ ’ｒ４＋
Ｆ、 Ｌｕ１ｌ替手段２６が転送モードに切替わると作
動し、カウンタ３０のカウント終ｒ信吋によって作動停
止１−する。タイミング回路が作動中は、それが発する
タイミングクロックがメモリアドレスドライバ１５．１
６、メモリデータドライバ１７．ｌｌ’ｌに加λられて
メモリ１９内のデータ分順次メモリ２（目こ転送する。
この場合、デーり全転送する速ｒ８１ ｒ、ｉタイミン
グクロックの周波数に、１−）で決まる。１ノ【）でそ
の周波数を高めることＧこより高速でｊ゛−夕転送を行
なうことができる７゜ アドレスレジスタ２９１．ｉ転送しようとするデータの
先頭番地全指定するためのものである。′ンキリ、メモ
リ１９内のある番地からよ）る番１１１１士で１こ記憶
されているデータ全転送しようとする１箱合、ぞのＩ鑓
？Ｊ）の番［也を４旨定するの−である。
グクロックの周波数に、１−）で決まる。１ノ【）でそ
の周波数を高めることＧこより高速でｊ゛−夕転送を行
なうことができる７゜ アドレスレジスタ２９１．ｉ転送しようとするデータの
先頭番地全指定するためのものである。′ンキリ、メモ
リ１９内のある番地からよ）る番１１１１士で１こ記憶
されているデータ全転送しようとする１箱合、ぞのＩ鑓
？Ｊ）の番［也を４旨定するの−である。
カウンタ３０は転送しようとするデータの数がヒツトさ
れ、データケ−−−−−）転送するイσにカウンタ３１
ｉよＩＪウントダウンし、ｔｔｉｊ記アドレスｔ／ジス
タ２！Ｉ−ｊカウント終了信号し次のメモリーアドレス
奮指′ボする。そしＣ、データ数だけタイミングク１１
ツク♀カウントするとカウント終ｒ信号ケ発する。
れ、データケ−−−−−）転送するイσにカウンタ３１
ｉよＩＪウントダウンし、ｔｔｉｊ記アドレスｔ／ジス
タ２！Ｉ−ｊカウント終了信号し次のメモリーアドレス
奮指′ボする。そしＣ、データ数だけタイミングク１１
ツク♀カウントするとカウント終ｒ信号ケ発する。
このカウント終Ｊ”（Ａ号ｔまタイミング同ｂ’ｆｌ
２８と一１１替ｆ段２１ｉに加えられろ。タイミング回
路２１（し、［１ｑ、述のようにカウント終ｒ信号によ
′つて作ｊｌｉｌ＋停止１−する。Ｕ１替手段２６はカ
ウント終ｒタケ番こよ−）で転送モードが明怖えられ、
通常のモー白こ１Ｍする。
２８と一１１替ｆ段２１ｉに加えられろ。タイミング回
路２１（し、［１ｑ、述のようにカウント終ｒ信号によ
′つて作ｊｌｉｌ＋停止１−する。Ｕ１替手段２６はカ
ウント終ｒタケ番こよ−）で転送モードが明怖えられ、
通常のモー白こ１Ｍする。
そして切替手段２６からコン１ニユ タに割内情￥、ン
（転送完ｒ）が１１１１えられる。こオ月こよってメモ
リ１９．２０け内ひコンピュータ１１，１２と１躾続さ
れる。
（転送完ｒ）が１１１１えられる。こオ月こよってメモ
リ１９．２０け内ひコンピュータ１１，１２と１躾続さ
れる。
とＢＬ構成によれば、゛アドレスレジスタ２９１こよ）
て〃５頭番地ケ指定し、カウンタ３０因に転送しようと
するデータ数をセットしＣ後、読出し書パットセント十
段２７によってデータドラ１バ１７゜１８’Ｊセツトし
、切替手段２ｆｉ’ｉｉｚ、「々モードに切替え、コン
ピュータ１１．１２とメモリ１９．２０との法統が断た
れて、メモリ１９，２１１が直結ジインｌ、、 Ｉ！２
によって直結され、タイミング回１洛がタイミングロッ
クを発するＩＷにメモリ１９内のデータが先頭番地のも
のから順次仙７ｊのメモリ２（）に直結ライン１２に通
じて転送される。この転！入はカウンタ３（）がカウン
ト終ｒイ言ケヲ発する一牛で針先き、カウント終了信号
が発せられた１９階で転送１よう六（、７’Ｃｉ’−夕
の貸て全転ｉη′祇ｒする。そ１）Ｃ１転送完ですれば
、切替手段２６からｊ％’ｌ ｌへ信号がコンピュータ
１１．１２に加えられ、以ｖｔ ＋ｌＴびメモリ１９．
２０がコアピユータ１１ 、 １２ ＋コ４Ｙ％ｉすれ
る。
て〃５頭番地ケ指定し、カウンタ３０因に転送しようと
するデータ数をセットしＣ後、読出し書パットセント十
段２７によってデータドラ１バ１７゜１８’Ｊセツトし
、切替手段２ｆｉ’ｉｉｚ、「々モードに切替え、コン
ピュータ１１．１２とメモリ１９．２０との法統が断た
れて、メモリ１９，２１１が直結ジインｌ、、 Ｉ！２
によって直結され、タイミング回１洛がタイミングロッ
クを発するＩＷにメモリ１９内のデータが先頭番地のも
のから順次仙７ｊのメモリ２（）に直結ライン１２に通
じて転送される。この転！入はカウンタ３（）がカウン
ト終ｒイ言ケヲ発する一牛で針先き、カウント終了信号
が発せられた１９階で転送１よう六（、７’Ｃｉ’−夕
の貸て全転ｉη′祇ｒする。そ１）Ｃ１転送完ですれば
、切替手段２６からｊ％’ｌ ｌへ信号がコンピュータ
１１．１２に加えられ、以ｖｔ ＋ｌＴびメモリ１９．
２０がコアピユータ１１ 、 １２ ＋コ４Ｙ％ｉすれ
る。
尚、ヒ記去流側１＋ｔ、コンピュータ１１の、ノドがｉ
５−タ転送の主導＜’ｔａ 金も１つ、いわゆるマスタ
ー１１１１１とスレーブ側とを固定番こした１７式であ
るが、多くの場合マスター１則とスレーツブ狽１１とが
ｉ”Ｊ ’＆であることが望捷れる。ｎ７変ｉこする場
合１１．Ｉ １．：ｉｉ己′火１にへ例の構１戊に次の
ような回１ｇ ’５（付加ずれシ、１：よい。１１１１
ら、１〜ζ送切替コントローラ２５をコンピュータ１２
側にも設け、メモリ間の信号を全て３ステ一ト論理回路
１こおきかえ、かつマスター／スレーブフリップフロッ
プを追加する。そして、マスター側の転送切替コントロ
ーラｚ５及びマスター側の信号のみ有効とし、スレーブ
（１１１１のものは無効とする。
５−タ転送の主導＜’ｔａ 金も１つ、いわゆるマスタ
ー１１１１１とスレーブ側とを固定番こした１７式であ
るが、多くの場合マスター１則とスレーツブ狽１１とが
ｉ”Ｊ ’＆であることが望捷れる。ｎ７変ｉこする場
合１１．Ｉ １．：ｉｉ己′火１にへ例の構１戊に次の
ような回１ｇ ’５（付加ずれシ、１：よい。１１１１
ら、１〜ζ送切替コントローラ２５をコンピュータ１２
側にも設け、メモリ間の信号を全て３ステ一ト論理回路
１こおきかえ、かつマスター／スレーブフリップフロッ
プを追加する。そして、マスター側の転送切替コントロ
ーラｚ５及びマスター側の信号のみ有効とし、スレーブ
（１１１１のものは無効とする。
又、」二記回路に加えて、マスター側とスレーブｆｌｌ
１１との間に会話用レジスタを設けると、どちらがマス
ター側かスレーブ側かの判別や、スレー７’ （ｔｉｌ
ｌからの転送要求が６Ｊロヒとなり、史にはメモリがコ
ンピュータと接続されているか転送中であるかの判別が
でき、マスター／スレーブの切替タイミングの同期をと
ることができる等非富に便利である。
１１との間に会話用レジスタを設けると、どちらがマス
ター側かスレーブ側かの判別や、スレー７’ （ｔｉｌ
ｌからの転送要求が６Ｊロヒとなり、史にはメモリがコ
ンピュータと接続されているか転送中であるかの判別が
でき、マスター／スレーブの切替タイミングの同期をと
ることができる等非富に便利である。
本発明に係るコンピュータのデータ転送回１洛は以り説
明した如く構成したので次のような効用がある。
明した如く構成したので次のような効用がある。
（１）コンピュータを介在することなく、メモリ同上全
直結した状態でデータ転送を行なうことができるので、
転１η中いずれのコノピユータも待（幾させる必背かな
い。このた、め、コンピュータは他の仕事ケ行／、Ｃう
ことができ、システム全体としての処理速度が同上する
。
直結した状態でデータ転送を行なうことができるので、
転１η中いずれのコノピユータも待（幾させる必背かな
い。このた、め、コンピュータは他の仕事ケ行／、Ｃう
ことができ、システム全体としての処理速度が同上する
。
（の データの転送はタイミング同格が究するタイミン
グクロックによるＩＮ−トウー１−′１タイミングで行
なえるので、コンピュータ本体のタイミングに関係なく
クイミッククロックの周波数全高めることにより大トー
のデータｋ ｉｔ％速で転送することがｉｉＪ能となる
。
グクロックによるＩＮ−トウー１−′１タイミングで行
なえるので、コンピュータ本体のタイミングに関係なく
クイミッククロックの周波数全高めることにより大トー
のデータｋ ｉｔ％速で転送することがｉｉＪ能となる
。
第１図（Ａ） （８）は従来の１゛−り転送回！１１６
の概略１ン１、第２図は本発明の一実ブイ１１例と−し
てのデータ転送回路ヲ示すブロック図である。 １１．１２・・・コンピコ−御名、ｌ：考、１４・・ア
ドレスデコーダ、１５，１（ｉ・・メしり゛γドレスド
ライバ、１−７．１８・・メモリデータドライバ、１９
．２０・・メモリ、２５・・転ノリ４Ｉ＋替コントロー
ラ、２６− ＧＩＪ替手段、２７ 読出し、斗き込みセ
ット、１第１図 （Ａ） ＝ （Ｂ）
の概略１ン１、第２図は本発明の一実ブイ１１例と−し
てのデータ転送回路ヲ示すブロック図である。 １１．１２・・・コンピコ−御名、ｌ：考、１４・・ア
ドレスデコーダ、１５，１（ｉ・・メしり゛γドレスド
ライバ、１−７．１８・・メモリデータドライバ、１９
．２０・・メモリ、２５・・転ノリ４Ｉ＋替コントロー
ラ、２６− ＧＩＪ替手段、２７ 読出し、斗き込みセ
ット、１第１図 （Ａ） ＝ （Ｂ）
Claims (1)
- 少なくとも２台のコンピュータと各コンピュータに付設
の或い祉内蔵された′アドレスデコーダ、メモリアドレ
スドライバ、メモリデータドライバ及びメモリを備え、
前記両コンピュータ側のメモリアドレスドライバ同士及
びメモリデータドライバ同士全直結すると共に、一方の
メモリ内のデータケこの１ｕ結ラうンケ通じて他方のメ
モリに転送するための少／Ｃくとも１台の転送切替：ｌ
ントローラケ設けてなり、目、つ該転送切替コニ／ ）
ｒ＋ −ラは、前ｉ己メ℃すｒドレスドライバ、メモ
リデータドライバ全直結ラインを通じてデータ転送ｒｉ
Ｊ能な転送モードに切替える切替手段と、データを送゛
る側にあるメモリデータドライバを読出しに、データを
受ける個目こあるメモリデータドラ（バ全書込みにセッ
トする胱出し書込みセット手段と、転送モードにおいて
タイミングクロックを発するタイミング回路と、転ｉ；
／、ｉ Ｌよう、Ｉ：するデー タの尤幀番、池を指定
スるアドレスレジスタと、転言若しようとするデータの
数がセットされ、セットされたデー タ数だけタイミン
グクロックをカウ７′トするとカウント終了信号を発す
るカウンタとを有し、タイミング回ＩＩ各がタイミング
クロック奮発する度に−）ｊのメモリ内のデータがアド
レスレジスタで指定された先頭番地のものから順次側１
ｊのメモリに転１．ηされ、ｌ）ウンタがカウント終了
信けに発すると転送完ｒするよう構成されてｈることを
特徴とするコノピユータのデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17522382A JPS5962960A (ja) | 1982-10-02 | 1982-10-02 | コンピユ−タのデ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17522382A JPS5962960A (ja) | 1982-10-02 | 1982-10-02 | コンピユ−タのデ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5962960A true JPS5962960A (ja) | 1984-04-10 |
Family
ID=15992437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17522382A Pending JPS5962960A (ja) | 1982-10-02 | 1982-10-02 | コンピユ−タのデ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5962960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814674A (en) * | 1986-03-26 | 1989-03-21 | Sgs Halbleiter-Bauelemente Gmbh | Control circuit for a brushless DC motor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572272A (en) * | 1978-11-27 | 1980-05-30 | Toshiba Corp | Information processor |
| JPS5622157A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Process system multiplexing system |
| JPS5783864A (en) * | 1980-11-11 | 1982-05-25 | Hitachi Ltd | Multiprocessor system |
-
1982
- 1982-10-02 JP JP17522382A patent/JPS5962960A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5572272A (en) * | 1978-11-27 | 1980-05-30 | Toshiba Corp | Information processor |
| JPS5622157A (en) * | 1979-07-31 | 1981-03-02 | Fujitsu Ltd | Process system multiplexing system |
| JPS5783864A (en) * | 1980-11-11 | 1982-05-25 | Hitachi Ltd | Multiprocessor system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814674A (en) * | 1986-03-26 | 1989-03-21 | Sgs Halbleiter-Bauelemente Gmbh | Control circuit for a brushless DC motor |
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