JPS5965484A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5965484A JPS5965484A JP57175011A JP17501182A JPS5965484A JP S5965484 A JPS5965484 A JP S5965484A JP 57175011 A JP57175011 A JP 57175011A JP 17501182 A JP17501182 A JP 17501182A JP S5965484 A JPS5965484 A JP S5965484A
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- JP
- Japan
- Prior art keywords
- layer
- electrode
- gate electrode
- gate
- manufacturing
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、判にショットキーバリ
アゲート型電界効果トランジスタの製造方法に関する。
アゲート型電界効果トランジスタの製造方法に関する。
ＧａＡＳ半導体はＳｉ に比べて５〜６倍と大きな電子
移動度ケ有し、このｈ速性に大きな特徴があるために、
最近超高速の集、積回路（以下ＩＣと称す）に応用する
研究開発が活発に行なわれている。
移動度ケ有し、このｈ速性に大きな特徴があるために、
最近超高速の集、積回路（以下ＩＣと称す）に応用する
研究開発が活発に行なわれている。
仁のＧ＆Ａ１１１Ｃの能動素子としては、基本的に第１
図に示すようなショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと称す）・が提案されて
い超。
図に示すようなショットキーバリアゲート型電界効果ト
ランジスタ（以下ＭＥＳＦＥＴと称す）・が提案されて
い超。
これは、プレーナ構造と呼ばれ、第１図に示すよう半絶
縁性ＱａＡａ基板４上にエピタキシャル成長やイオン注
入により厚さ約０．２μｒｒｌ）ｎ形動作層５を形成し
、ホトレジスト膜全用いたりフトオフ法などによりゲー
ト電極１ヶ形成し、マスクの位置合せ全行ない同様にリ
フトオフ法などによりソースおよびドレインのオーミッ
ク性電極２，３葡形成した比較的簡単な構造のものであ
る。
縁性ＱａＡａ基板４上にエピタキシャル成長やイオン注
入により厚さ約０．２μｒｒｌ）ｎ形動作層５を形成し
、ホトレジスト膜全用いたりフトオフ法などによりゲー
ト電極１ヶ形成し、マスクの位置合せ全行ない同様にリ
フトオフ法などによりソースおよびドレインのオーミッ
ク性電極２，３葡形成した比較的簡単な構造のものであ
る。
しかしこのようなプレーナ構造の製造方法では、オーミ
ック性電極？形成するために目合せが必要であり、目合
せ精度は最良の機器においても±０．５μｍ位であり、
実用機では±１．０μｍ位である。
ック性電極？形成するために目合せが必要であり、目合
せ精度は最良の機器においても±０．５μｍ位であり、
実用機では±１．０μｍ位である。
このような目合せ装置？用いて製造するＭｌ、：５ＦＥ
Ｔではオーミック性電榎とゲート電極との電極間隔ｔ１
．０μｍ以下にすることは実際上困難である。
Ｔではオーミック性電榎とゲート電極との電極間隔ｔ１
．０μｍ以下にすることは実際上困難である。
一方ゲート％Ｉ極間のＱａＡｓ動作層表面では、表面で
の結晶性の乱れや気体の吸着などにょジ、第２図に示す
ように表面空乏層６が発生し実効的な動作層が薄くなり
、オーミック性電極とゲート電ｅ とＯ’ａ、極間隔が
長い場合にはゲートソー増用のａ、０作層抵抗（ソース
直列抵抗）が増大して、相互コンダクタンスｇｍが著し
く低下し、良好なＦＥＴ４″１′性葡得ることが睡しい
。
の結晶性の乱れや気体の吸着などにょジ、第２図に示す
ように表面空乏層６が発生し実効的な動作層が薄くなり
、オーミック性電極とゲート電ｅ とＯ’ａ、極間隔が
長い場合にはゲートソー増用のａ、０作層抵抗（ソース
直列抵抗）が増大して、相互コンダクタンスｇｍが著し
く低下し、良好なＦＥＴ４″１′性葡得ることが睡しい
。
本発明の目的は上記のよ、うな問題点に鑑みてなされた
ものであり、表面空乏層の影＃’に小さくして良好なＦ
ＥＴ特性ケ得るために、オーミックロユ電極とゲート電
極との電極間隔ｈｉ、ｏμｒｎ以下にすることｒ可ｔｉ
［！、にし、かつ、ゲート１ｍ ４ｂとソースおよびド
レインのオーミック性電極を自己整合的に形成する電界
効果トランジスタの製造方法を提供することにある。
ものであり、表面空乏層の影＃’に小さくして良好なＦ
ＥＴ特性ケ得るために、オーミックロユ電極とゲート電
極との電極間隔ｈｉ、ｏμｒｎ以下にすることｒ可ｔｉ
［！、にし、かつ、ゲート１ｍ ４ｂとソースおよびド
レインのオーミック性電極を自己整合的に形成する電界
効果トランジスタの製造方法を提供することにある。
本発明によれば半導体基板動作層上にゲート電極を形成
する工程と、該ゲート電極近傍全被覆層で覆う工程と、
オーミック性金ｒ１６に被着する工程と、前記被覆層上
の前記オーミック性金属を除去し、てソースおよびドレ
イン電極音形成する工程？有することを特徴とする半導
体装置の製造方法が得られる。
する工程と、該ゲート電極近傍全被覆層で覆う工程と、
オーミック性金ｒ１６に被着する工程と、前記被覆層上
の前記オーミック性金属を除去し、てソースおよびドレ
イン電極音形成する工程？有することを特徴とする半導
体装置の製造方法が得られる。
次に本発明の実施例を図面音用いて説明する。
第３図（ａ）〜（ｉ）は本発明半導体装置の製造方法の
−・実施例？示す工程図である。
−・実施例？示す工程図である。
第３図（ａ）のように半絶縁性ＧａＡｓ基板にイオン注
入法により形成した不純物濃度的２ Ｘ １０ Ｃｍ
ｒ厚さ約０．２μｍのｎ形動作層２４の上に、第１）酋
２１としてアルミニウムＡｔｋ２．０μｍスパッタ蒸着
し、第２層２２として二酸化シリコン５ｉＯ２ｔ０．３
μｍスパッタ蒸漸蒸着第３層２３としてホトレジスト膜
１．０μｍｆ塗布し１．０μｍ長のゲート電極パターン
の開口２５ｉ設ける。
入法により形成した不純物濃度的２ Ｘ １０ Ｃｍ
ｒ厚さ約０．２μｍのｎ形動作層２４の上に、第１）酋
２１としてアルミニウムＡｔｋ２．０μｍスパッタ蒸着
し、第２層２２として二酸化シリコン５ｉＯ２ｔ０．３
μｍスパッタ蒸漸蒸着第３層２３としてホトレジスト膜
１．０μｍｆ塗布し１．０μｍ長のゲート電極パターン
の開口２５ｉ設ける。
そして第３図（ｂ）ＶＣ，示す如くＳｉＯ２膜２２上２
２會バツフアド弗酸０．５μｍサイドエツチングして開
口２５より広い開口２６を設け、更にＡｔ層２１を６０
℃リン酸により１．５μｍサイドエツチングして開口２
６より広い開口２７を設け、第３図（ｅ）のようにゲー
ト金屑としてアルミニウムＡｔｆ０．３μｍヒータ蒸着
して開口２５により決まるゲート電極１が形成され、ア
セトンでホトレジスト膜２３’ｌＨ溶してホトレジスト
膜２３上の余分なゲート金属層３０も同時に除去し、第
３図（ｄ）のようにゲート電極１の上に一酸化シリコン
５ｌｏｔ−０．９μｍヒータ蒸着して第２層の開口２６
により決まる被覆層２８に形成する。。
２會バツフアド弗酸０．５μｍサイドエツチングして開
口２５より広い開口２６を設け、更にＡｔ層２１を６０
℃リン酸により１．５μｍサイドエツチングして開口２
６より広い開口２７を設け、第３図（ｅ）のようにゲー
ト金屑としてアルミニウムＡｔｆ０．３μｍヒータ蒸着
して開口２５により決まるゲート電極１が形成され、ア
セトンでホトレジスト膜２３’ｌＨ溶してホトレジスト
膜２３上の余分なゲート金属層３０も同時に除去し、第
３図（ｄ）のようにゲート電極１の上に一酸化シリコン
５ｌｏｔ−０．９μｍヒータ蒸着して第２層の開口２６
により決まる被覆層２８に形成する。。
次に第３図（ｅ）のようにＡｔ層２１’に６０℃リン酸
で溶して余分な層會除去し、ゲート電極１が被佼層２８
で覆われたもの？残し、第３図（ｆ）のようにオーミッ
ク性金ＦＡＡ ｕ、Ｇｅ −Ｐ ｔ ２０００ Ａ ｋ
垂直に蒸着することによシンースおよびドレイン電極２
．３が形成され、第３図（ｇ）のようにホトレジスト膜
２９を厚さ１．０μｍ スピン塗布して乾燥し、第３図
（ｈ）のようｖＣＡｒイオンミーリングにょ９、基板を
回転してイオン入射角４５°で被覆膜２８上のオーミッ
ク性金属層３１がなくなるまでエツチング除去し、第３
図（ｉ）のように残ったホトレジスト膜２９をはぐり液
で除去することにょシ、ソースおよびドレイン電極２，
３が被覆層２８により分離されて自己整合的に形成され
たＧａＡｓ ＭＥＳＦＥＴが完成する。
で溶して余分な層會除去し、ゲート電極１が被佼層２８
で覆われたもの？残し、第３図（ｆ）のようにオーミッ
ク性金ＦＡＡ ｕ、Ｇｅ −Ｐ ｔ ２０００ Ａ ｋ
垂直に蒸着することによシンースおよびドレイン電極２
．３が形成され、第３図（ｇ）のようにホトレジスト膜
２９を厚さ１．０μｍ スピン塗布して乾燥し、第３図
（ｈ）のようｖＣＡｒイオンミーリングにょ９、基板を
回転してイオン入射角４５°で被覆膜２８上のオーミッ
ク性金属層３１がなくなるまでエツチング除去し、第３
図（ｉ）のように残ったホトレジスト膜２９をはぐり液
で除去することにょシ、ソースおよびドレイン電極２，
３が被覆層２８により分離されて自己整合的に形成され
たＧａＡｓ ＭＥＳＦＥＴが完成する。
ＳｉＯ□層２２全２２ドエツチングするバッファド弗酸
液としては、５０％弗酸水と４０％弗化アンモニウム水
ｖｔ：ｔ４で混合したものｆｆｌｌｏ℃で用いると、０
．５μｍサイドエッチニ／グされるまでの時間は８分で
あり、ばらつきは±０．１μｍと小きく精度よく行なわ
れる。また、被Ｊａｊ−の横幅を小さくするためにヒー
タ蒸着の一酸化シリコン５ｉＯｔ−用いたが、二酸化シ
リコン５ｉｏ２、窒化シリコン、窒化チタンなどであっ
てもよく、これらを電子ビーム蒸着、スパッタ蒸着して
もよい。
液としては、５０％弗酸水と４０％弗化アンモニウム水
ｖｔ：ｔ４で混合したものｆｆｌｌｏ℃で用いると、０
．５μｍサイドエッチニ／グされるまでの時間は８分で
あり、ばらつきは±０．１μｍと小きく精度よく行なわ
れる。また、被Ｊａｊ−の横幅を小さくするためにヒー
タ蒸着の一酸化シリコン５ｉＯｔ−用いたが、二酸化シ
リコン５ｉｏ２、窒化シリコン、窒化チタンなどであっ
てもよく、これらを電子ビーム蒸着、スパッタ蒸着して
もよい。
この実施例によると、ゲート電極とソースおよびドレイ
ン電極との間隔は被憬層の横幅により決定する。本実施
例では、被覆層の横幅は第２層２２のサイドエツチング
量により決まフ、１μｍ以下に設定することは容易であ
る。第２層２２として用いた二酸化シリコン５ｉ０２は
エツチング液の組成と液温などの条件を決めるとサイド
エッチング量會エツチング時間で制御することが可能で
ある。
ン電極との間隔は被憬層の横幅により決定する。本実施
例では、被覆層の横幅は第２層２２のサイドエツチング
量により決まフ、１μｍ以下に設定することは容易であ
る。第２層２２として用いた二酸化シリコン５ｉ０２は
エツチング液の組成と液温などの条件を決めるとサイド
エッチング量會エツチング時間で制御することが可能で
ある。
そして、このようにして形成したゲート幅２０μｍ、ゲ
ート長１．０μｍ、電極間隔０．５μｍｃ７）ＭＩＳＦ
ＥＴの相互’ｚｙダクタンスｇｍは３．２ ｍ Ｓであ
り、従来のようにホトレジスト膜の目金せて電極間隔１
．２μｍで形成したもののｇｍは１．８ｍＳでちり、本
発明による電極間隔が短かいＭＥＳＦＥＴのｇｍは、従
来のものに較べて２倍近い値となっている。
ート長１．０μｍ、電極間隔０．５μｍｃ７）ＭＩＳＦ
ＥＴの相互’ｚｙダクタンスｇｍは３．２ ｍ Ｓであ
り、従来のようにホトレジスト膜の目金せて電極間隔１
．２μｍで形成したもののｇｍは１．８ｍＳでちり、本
発明による電極間隔が短かいＭＥＳＦＥＴのｇｍは、従
来のものに較べて２倍近い値となっている。
本発明によると、表面空乏層の影響荀小さくしてオーミ
ック性電極とゲート電極との電極間隔を１．０μｍ以下
にすること全可能にした電界効果トランジスタが得られ
る。
ック性電極とゲート電極との電極間隔を１．０μｍ以下
にすること全可能にした電界効果トランジスタが得られ
る。
第１図は従来の最も基本的なプレーナ構造のショットキ
ーゲート型ＭＥＳＦＥＴの断面図−１第２図はこのブレ
ーナ構造ＭＥＳＦＥＴの動作層表面に表面空乏層が発生
している状態？示す図、第３図（ａ）〜（ｉ）は本発明
の製造方法の一実施ｆｌＬｋ説明するだめの工程図であ
る。図において、 １・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・半絶縁
性基板、５．２４・・・・・・半導体動作層、６・・・
・・・表面空乏層、２１・・・・・・第１層、２２・・
・・・・第２層、２３・・・・・・第３層、２５９２６
．２７・・・・・・各層の開口、２８・・・・・・被覆
層である。 茅１図 第２図 （ｄ） （シ） （Ｃ） 簑 ３ 図
ーゲート型ＭＥＳＦＥＴの断面図−１第２図はこのブレ
ーナ構造ＭＥＳＦＥＴの動作層表面に表面空乏層が発生
している状態？示す図、第３図（ａ）〜（ｉ）は本発明
の製造方法の一実施ｆｌＬｋ説明するだめの工程図であ
る。図において、 １・・・・・・ゲート電極、２・・・・・・ソース電極
、３・・・・・・ドレイン電極、４・・・・・・半絶縁
性基板、５．２４・・・・・・半導体動作層、６・・・
・・・表面空乏層、２１・・・・・・第１層、２２・・
・・・・第２層、２３・・・・・・第３層、２５９２６
．２７・・・・・・各層の開口、２８・・・・・・被覆
層である。 茅１図 第２図 （ｄ） （シ） （Ｃ） 簑 ３ 図
Claims (1)
- 半導体基板動作層上にゲート電極を形成する工程と、該
ゲート電極近傍を被覆層で覆う工程と、オーミック性金
属葡被着する工程と、前記被覆層上の前記オーミック性
金属全除去してソースおよびドレイン電極音形成する工
程會有するとと勿特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175011A JPS5965484A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175011A JPS5965484A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965484A true JPS5965484A (ja) | 1984-04-13 |
| JPH024139B2 JPH024139B2 (ja) | 1990-01-26 |
Family
ID=15988651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175011A Granted JPS5965484A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965484A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100482A (en) * | 1980-01-14 | 1981-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of fet |
-
1982
- 1982-10-05 JP JP57175011A patent/JPS5965484A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100482A (en) * | 1980-01-14 | 1981-08-12 | Matsushita Electric Ind Co Ltd | Manufacture of fet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024139B2 (ja) | 1990-01-26 |
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