JPS5969937A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPS5969937A JPS5969937A JP57180713A JP18071382A JPS5969937A JP S5969937 A JPS5969937 A JP S5969937A JP 57180713 A JP57180713 A JP 57180713A JP 18071382 A JP18071382 A JP 18071382A JP S5969937 A JPS5969937 A JP S5969937A
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- Japan
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- semiconductor element
- external circuit
- electrode
- connection
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
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- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
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- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
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- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体素子の接続方法に関するものである。
従来例の構成とその問題点
従来の接続方法として、第１図に示すように、ベース１
の上に半導体素子２と外部回路基板３を固定し、半導体
素子２の電極４と外部回路基板３の電極導体５を、金線
又はアルミ線等の金属線６によシ、１本１本熱圧着又は
超音波接合して行く方法や、第２図に示すように、金属
箔より形成された電極導体７を一度で熱圧着する方法や
、第３図に示すように、耐熱性フィルム８により支持さ
れた微細な金属箔電極導体９を一度の熱圧着により複数
個同時に接続する方法がある。
の上に半導体素子２と外部回路基板３を固定し、半導体
素子２の電極４と外部回路基板３の電極導体５を、金線
又はアルミ線等の金属線６によシ、１本１本熱圧着又は
超音波接合して行く方法や、第２図に示すように、金属
箔より形成された電極導体７を一度で熱圧着する方法や
、第３図に示すように、耐熱性フィルム８により支持さ
れた微細な金属箔電極導体９を一度の熱圧着により複数
個同時に接続する方法がある。
上記した３つの従来の接続方法は、いずれも高密度な接
続が可能であるが、半導体素子の電極４と外部回路基板
３の電極導体５との間に、金属線又は金属箔からなるブ
リッジ状リード６．７．９を持ち、このブリッジ状リー
ド６．７．９の機械的強度不足により、第４図に示すよ
うにブリッジ状リード１０が破断し、それにより導通不
良が発生したり、またｇ５図に示すようにブリッジ状リ
ード１ｏの曲りによシ短絡が発生し、接続後の信頼性に
欠け、取扱いに非常に注意をはられねばならなかった。
続が可能であるが、半導体素子の電極４と外部回路基板
３の電極導体５との間に、金属線又は金属箔からなるブ
リッジ状リード６．７．９を持ち、このブリッジ状リー
ド６．７．９の機械的強度不足により、第４図に示すよ
うにブリッジ状リード１０が破断し、それにより導通不
良が発生したり、またｇ５図に示すようにブリッジ状リ
ード１ｏの曲りによシ短絡が発生し、接続後の信頼性に
欠け、取扱いに非常に注意をはられねばならなかった。
また、生産性については、１つの接続又は半導体素子１
個に費す接続時間が決るので、半導体素子が複数個にな
ればその個数分だけ長く接続時間がかかり、量産による
メリットが出にくかった。さらに、接続時に熱圧着する
だめ、局部的ではあるが２００″Ｃ以上の高温を半導体
素子が受けるため、熱に敏感な素子では特性に影響を及
ぼす事があった。またさらに、熱圧着する治具の大きさ
や、金属箔の微細電極導体を形成する都合上、高密度（
６〜２０本／朋）な電極接続を行う事は、困難であった
。
個に費す接続時間が決るので、半導体素子が複数個にな
ればその個数分だけ長く接続時間がかかり、量産による
メリットが出にくかった。さらに、接続時に熱圧着する
だめ、局部的ではあるが２００″Ｃ以上の高温を半導体
素子が受けるため、熱に敏感な素子では特性に影響を及
ぼす事があった。またさらに、熱圧着する治具の大きさ
や、金属箔の微細電極導体を形成する都合上、高密度（
６〜２０本／朋）な電極接続を行う事は、困難であった
。
発明の目的
本発明は、以上の問題点を解決するためになされたもの
で、従来のような中間のブリッジ状リードを廃し、信頼
性のある高密度の半導体素子の接続が容易に得られる半
導体素子の接続方法を提供する事を目的とする。
で、従来のような中間のブリッジ状リードを廃し、信頼
性のある高密度の半導体素子の接続が容易に得られる半
導体素子の接続方法を提供する事を目的とする。
発明の構成
本発明は上記の目的を達成するため、半導体素子と外部
回路基板の電極接続部上に、導電性物質を含有するフォ
トレジスト膜を形成するものであ実施例の説明 第６図ａ −Ｃけ、本発明の一実施例を示す工程図であ
る。寸ず、第６図ａに示すように、中央に発光部１１を
持つＬＥＤアレイ素子である半導体素子２の端面１２と
多層セラミック基板である外部回路基板３の端面１３を
密着させ、半導体電極４と外部回路基板３の電極導体５
の位置を合せてベース１に接着剤１４により固定する。
回路基板の電極接続部上に、導電性物質を含有するフォ
トレジスト膜を形成するものであ実施例の説明 第６図ａ −Ｃけ、本発明の一実施例を示す工程図であ
る。寸ず、第６図ａに示すように、中央に発光部１１を
持つＬＥＤアレイ素子である半導体素子２の端面１２と
多層セラミック基板である外部回路基板３の端面１３を
密着させ、半導体電極４と外部回路基板３の電極導体５
の位置を合せてベース１に接着剤１４により固定する。
次に第６図すに示すように、銀粉末とアクリル系フォト
レジストを重量比５：２で混合した導電性を有するフォ
トレジスト１５を、半導体素子２上から外部回路基板３
上にわたって全面に形成し、その後、第６図Ｃに示すよ
うに、半導体素子２のｔｉ、 極４と、外部回路基板３
の電極導体５との接続部上を露光し、現像する事により
、導電性を有するフォトレジスト１５で、半導体素子２
の電極４と外部回路基板３の電極導体５を接続する。
レジストを重量比５：２で混合した導電性を有するフォ
トレジスト１５を、半導体素子２上から外部回路基板３
上にわたって全面に形成し、その後、第６図Ｃに示すよ
うに、半導体素子２のｔｉ、 極４と、外部回路基板３
の電極導体５との接続部上を露光し、現像する事により
、導電性を有するフォトレジスト１５で、半導体素子２
の電極４と外部回路基板３の電極導体５を接続する。
なお、本発明における導電性を有するフォトレジストは
、本実施例のような銀粉末の他の金属粉末、あるい幻：
粉末以外の導電性物質を、一般の７オトレジストに混入
きせることで実現できる。
、本実施例のような銀粉末の他の金属粉末、あるい幻：
粉末以外の導電性物質を、一般の７オトレジストに混入
きせることで実現できる。
発明の詳細
な説明した様に、本発明は半導体素子と外部回路基板の
電極の接続部上に、導電性を有するンオトレジスト膜を
形成する事により、従来のような、中間のブリッジ状リ
ードを廃した接続方法であるため、従来の接続方法でみ
られたブリッジ状リードの機械的強度不足から生ずる破
断や短絡などの接続不良かなくな９、信頼性の高い接続
が得られる。生産性については、個数に関係なく一度の
処理で接続できるので、１素子の場合と複数個の場合と
で接続に費やす時間に大きな差はなく、量産によるメリ
ットが出やすい。又、熱圧着接続に比へ、フォトレジス
ト膜の硬化温度は１００°Ｃ〜１８０°Ｃ程度であり、
熱による素子への影響が少なくなる。さらに、従来の接
続方法では限界とみられていた１０本／ｍｍ８度の微細
電極接続も、本発明によれば、導電性を有するフォトレ
ジスト膜を形成しての接続であるので比較的容易であり
、より高密度な電極の接続も実施する事が出来る。
電極の接続部上に、導電性を有するンオトレジスト膜を
形成する事により、従来のような、中間のブリッジ状リ
ードを廃した接続方法であるため、従来の接続方法でみ
られたブリッジ状リードの機械的強度不足から生ずる破
断や短絡などの接続不良かなくな９、信頼性の高い接続
が得られる。生産性については、個数に関係なく一度の
処理で接続できるので、１素子の場合と複数個の場合と
で接続に費やす時間に大きな差はなく、量産によるメリ
ットが出やすい。又、熱圧着接続に比へ、フォトレジス
ト膜の硬化温度は１００°Ｃ〜１８０°Ｃ程度であり、
熱による素子への影響が少なくなる。さらに、従来の接
続方法では限界とみられていた１０本／ｍｍ８度の微細
電極接続も、本発明によれば、導電性を有するフォトレ
ジスト膜を形成しての接続であるので比較的容易であり
、より高密度な電極の接続も実施する事が出来る。
第１図〜第３図は従来の半導体素子の接続方法を示す斜
視図、第４図および第５図は従来の半導体素子の接続方
法の欠点を説明するだめの図、第６図ａ −Ｃは本発明
の半導体素子の接続方法の一実施例を示す工程図である
。 １・・−ベース、２・−半導体素子、３・・・外部回路
基板、４ 電極、５−−・電極導体、６，７゜９．１
０．１１・・ 中間ブリッジ状リード部、８耐熱性フイ
ルム、１１−・発光部、１２．１３−・・・端面、１４
−・・接着剤、１５− フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図 第６図 （α） （ｂ） 第６図 （Ｃ）
視図、第４図および第５図は従来の半導体素子の接続方
法の欠点を説明するだめの図、第６図ａ −Ｃは本発明
の半導体素子の接続方法の一実施例を示す工程図である
。 １・・−ベース、２・−半導体素子、３・・・外部回路
基板、４ 電極、５−−・電極導体、６，７゜９．１
０．１１・・ 中間ブリッジ状リード部、８耐熱性フイ
ルム、１１−・発光部、１２．１３−・・・端面、１４
−・・接着剤、１５− フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第４図 第５図 第６図 （α） （ｂ） 第６図 （Ｃ）
Claims (1)
- 表面に複数の電極を有する半導体素子の端面と、表面に
複数の電極導体を有する外部回路基板の端面とを、対応
する前記電極および前記電極導体の位置を合わせて密着
し、その後、前記半導体素子表面および前記外部回路基
板表面に、導電性物質を含有するフォトレジスト騰を形
成し、その後、前記電極および前記電極導体の接続部上
の前記フォトレジスト膜を露光、現像し、前記接続部上
に前記フォトレジスト膜を残存させることを特徴とする
半導体素子の接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180713A JPS5969937A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180713A JPS5969937A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969937A true JPS5969937A (ja) | 1984-04-20 |
Family
ID=16088009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180713A Pending JPS5969937A (ja) | 1982-10-14 | 1982-10-14 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969937A (ja) |
-
1982
- 1982-10-14 JP JP57180713A patent/JPS5969937A/ja active Pending
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