JPS5969955A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5969955A JPS5969955A JP57181853A JP18185382A JPS5969955A JP S5969955 A JPS5969955 A JP S5969955A JP 57181853 A JP57181853 A JP 57181853A JP 18185382 A JP18185382 A JP 18185382A JP S5969955 A JPS5969955 A JP S5969955A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- substrate
- diffusion layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- H10D88/01—Manufacture or treatment
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積度を大幅に向上させた半導体集積回路装置
に関すもものである。
に関すもものである。
通常使用されるモノリシック集積回路の構造の一例を図
１により説明する。図１はバイポーラ集積回路の構造断
面図の一例を示したもので。
１により説明する。図１はバイポーラ集積回路の構造断
面図の一例を示したもので。
図において、１１）はモノリシック集積回路を作製する
だめの出発材料のｐ形Ｓ１基板、（２）はエピタキシア
ル成長工程前に選択的に形成される。＋埋込層、（３）
は集積回路を構成する各素子間を電気的に分離するため
のｐ形の分離拡散層、１４）は（３）により選択された
領域であるｎ形エピタキシｔル層、（５）はｎｐｎトラ
ンジスタのベース拡散工程を使って得られるｐ膨拡散層
、（６）はｎｐｎトランジスタのエミッタ拡散工程を使
って得られるｎ十拡散層、（７）は６１１ ｏ、等の表
面保護膜、（８）は配線用の蒸着等により形成された金
属層である。
だめの出発材料のｐ形Ｓ１基板、（２）はエピタキシア
ル成長工程前に選択的に形成される。＋埋込層、（３）
は集積回路を構成する各素子間を電気的に分離するため
のｐ形の分離拡散層、１４）は（３）により選択された
領域であるｎ形エピタキシｔル層、（５）はｎｐｎトラ
ンジスタのベース拡散工程を使って得られるｐ膨拡散層
、（６）はｎｐｎトランジスタのエミッタ拡散工程を使
って得られるｎ十拡散層、（７）は６１１ ｏ、等の表
面保護膜、（８）は配線用の蒸着等により形成された金
属層である。
図において（４）はｎｐｎｌ−ランジスタ、（Ｂ）は抵
抗。
抗。
＋ＣｌはＰＮＰ）ランジスタをそれぞれ構成している。
通常のモノリシック集積回路ではオ１図のようにｐ形Ｓ
１基板の上面にのみ各素子が形成されている。仮にｐ形
Ｓ１基板の下面にも素子を配置ａすることが可能であれ
ば集積度は飛躍的に向上する。
１基板の上面にのみ各素子が形成されている。仮にｐ形
Ｓ１基板の下面にも素子を配置ａすることが可能であれ
ば集積度は飛躍的に向上する。
しかし通常のモノリシック集積回路の場合は。
組立工程においてチップを固定するための基板との間の
接着面としてｐ形Ｓ１基板の下面を使用するため、ｐ形
Ｓ１基板下面に素子全配置することは困難であった。又
、仮にｐ形Ｓ１基板下面に素子を配置する場合、上面部
回路と下面部回路との間の電気的接続をどのように実現
するかの具体的方法が提案されていなかった。
接着面としてｐ形Ｓ１基板の下面を使用するため、ｐ形
Ｓ１基板下面に素子全配置することは困難であった。又
、仮にｐ形Ｓ１基板下面に素子を配置する場合、上面部
回路と下面部回路との間の電気的接続をどのように実現
するかの具体的方法が提案されていなかった。
不発８Ａは上記のものの改良を図るために成されたもの
であり、以下に半導体基板の両主面に集イ）１回路を形
成すると七もに、いずれか一方の主ｉＪｏにバンプを形
成し等積度の向上を実現した半導体集積回路装置を提供
するものである。
であり、以下に半導体基板の両主面に集イ）１回路を形
成すると七もに、いずれか一方の主ｉＪｏにバンプを形
成し等積度の向上を実現した半導体集積回路装置を提供
するものである。
本発明の一実施例ｔ第２図により説明する。
図において（９）は。十埋込層（２）形成前にｐ形Ｓ１
基板に選択的に形成されたｎ十拡散層であり９本実施例
では裏面からもユ＋拡散層（９′）が同時に形成され、
ｐ形Ｓ１基板に選択的に□十貫通層が形成されている。
基板に選択的に形成されたｎ十拡散層であり９本実施例
では裏面からもユ＋拡散層（９′）が同時に形成され、
ｐ形Ｓ１基板に選択的に□十貫通層が形成されている。
（１０）は。十拡散層（９）上に形成された分離拡散層
により選択された領域であるｎ形エピタキシアル層、
Ｃ１１＋はｎｐｎ）ランジスのエミッタ拡散工程により
得られる。子局、 ＋１２１は外部回路との電気的接続
およびチップの固定をかねそなえた半田等で形成された
突起電極、（２’１〜（ｌｌ’１はｐ形Ｓｉ基板下面に
形成された素子を構成する名称であり、前記（２）〜（
］ｌ）の各々に対応し、同時に形成されている。
により選択された領域であるｎ形エピタキシアル層、
Ｃ１１＋はｎｐｎ）ランジスのエミッタ拡散工程により
得られる。子局、 ＋１２１は外部回路との電気的接続
およびチップの固定をかねそなえた半田等で形成された
突起電極、（２’１〜（ｌｌ’１はｐ形Ｓｉ基板下面に
形成された素子を構成する名称であり、前記（２）〜（
］ｌ）の各々に対応し、同時に形成されている。
本発明では、ｐ形８１基板上面回１溶と下面回路との間
の電気的接続は、 （ＩＩ） −＋１０）−＋９） −
（９’ｌ −ｆｌＯ’）−（１１’）より成るｎ形の＋
ｉ抵抗層により成されている。壕だ、突起電極を有する
モノリシック集積回路の場合は１突起部により外部回路
との電気的接続及びチップの固定を行い、下面全面を接
着面として使用しないため、下面に素子を配置すること
が可能となる。
の電気的接続は、 （ＩＩ） −＋１０）−＋９） −
（９’ｌ −ｆｌＯ’）−（１１’）より成るｎ形の＋
ｉ抵抗層により成されている。壕だ、突起電極を有する
モノリシック集積回路の場合は１突起部により外部回路
との電気的接続及びチップの固定を行い、下面全面を接
着面として使用しないため、下面に素子を配置すること
が可能となる。
以上のように本発明は、ｐ形Ｓ１基板の両主面に襄４ニ
ー回路を形成するとともに、いずれか一方の主面にバン
プ全形成することにより、半導体集積回路装置の集積度
の大巾な向上が実現できる。
ー回路を形成するとともに、いずれか一方の主面にバン
プ全形成することにより、半導体集積回路装置の集積度
の大巾な向上が実現できる。
第１図は従来のモノリシック集積回路を眩明する断面図
、第２図は不発１月の一実施例′に飲明する断面図であ
る。 図中の１・」−符号、記号は同一部あるいはＩ目当部を
示す。 ＋１１はｐ形Ｓ１基板、 ＋２１（２’）は□十埋込層
、 ＋３１． （８’）はｐ形分離拡散層、 ＋４１
、 （４’ｌはｎ形エビクキシアル層、 ＋５１ 、
（５’ｌはｐ膨拡散層、 ＋６） 、 （６’）は？拡
散層、 ＋７）、 ＋７ ′）は表面保護膜、 ＋８１
、 （８’）は配線用金属層、ａＨ−を突起電極であ
る。 代理人 葛 野 信 − 第１１ｚ１ 第２図 手続補正書（自発） ２１発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、 補正の内容 （１）明細書をつぎのとおり訂正する。 ２３５−
、第２図は不発１月の一実施例′に飲明する断面図であ
る。 図中の１・」−符号、記号は同一部あるいはＩ目当部を
示す。 ＋１１はｐ形Ｓ１基板、 ＋２１（２’）は□十埋込層
、 ＋３１． （８’）はｐ形分離拡散層、 ＋４１
、 （４’ｌはｎ形エビクキシアル層、 ＋５１ 、
（５’ｌはｐ膨拡散層、 ＋６） 、 （６’）は？拡
散層、 ＋７）、 ＋７ ′）は表面保護膜、 ＋８１
、 （８’）は配線用金属層、ａＨ−を突起電極であ
る。 代理人 葛 野 信 − 第１１ｚ１ 第２図 手続補正書（自発） ２１発明の名称 半導体集積回路装置 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、 補正の内容 （１）明細書をつぎのとおり訂正する。 ２３５−
Claims (1)
- 【特許請求の範囲】 ｉｌｌ ｐ形基板の両生面に集積回路が形成されると
共に前記ｐ形基板の両生面のいずれか一方にバンプが形
成されることを特徴とする半導体集積回路装置。 （２）ｐ形基板に選択的に形成されたｎ十拡散層を有し
、かっこの。十拡散層がｐ形基板の表面から裏面に貫通
していることを特徴とする特許請求の範囲オ１項に記載
の半導体集積回路装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181853A JPS5969955A (ja) | 1982-10-14 | 1982-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57181853A JPS5969955A (ja) | 1982-10-14 | 1982-10-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969955A true JPS5969955A (ja) | 1984-04-20 |
Family
ID=16107967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57181853A Pending JPS5969955A (ja) | 1982-10-14 | 1982-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653066U (ja) * | 1991-06-19 | 1994-07-19 | 前田金属工業株式会社 | ボルト・ナット締付機 |
-
1982
- 1982-10-14 JP JP57181853A patent/JPS5969955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653066U (ja) * | 1991-06-19 | 1994-07-19 | 前田金属工業株式会社 | ボルト・ナット締付機 |
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