JPS5975737A - 回線制御装置 - Google Patents
回線制御装置Info
- Publication number
- JPS5975737A JPS5975737A JP57187212A JP18721282A JPS5975737A JP S5975737 A JPS5975737 A JP S5975737A JP 57187212 A JP57187212 A JP 57187212A JP 18721282 A JP18721282 A JP 18721282A JP S5975737 A JPS5975737 A JP S5975737A
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- JP
- Japan
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- line
- control
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は回線制御装置、特に制御回線番号を意識するこ
となく制御回線のデータ処理を実行できる回線制御装置
に関するものである。
となく制御回線のデータ処理を実行できる回線制御装置
に関するものである。
（２）従来技術と問題点
従来の回線制御装置においては、制御回線情報回路はデ
ータバスとのみ接続されていたため、回線を制御するだ
めのデータをアクセスするためには、まずデータバスを
通じて制御回線情報を取ｐ込み、回線情報に対応したア
ドレスを生成するという手順が必要となり、常に制御［
ｇｌ線情報回路の内容をアクセスしなければならない。
ータバスとのみ接続されていたため、回線を制御するだ
めのデータをアクセスするためには、まずデータバスを
通じて制御回線情報を取ｐ込み、回線情報に対応したア
ドレスを生成するという手順が必要となり、常に制御［
ｇｌ線情報回路の内容をアクセスしなければならない。
そして、そのためにプログラムステップ数も増加すると
いう欠点があった。
いう欠点があった。
（３）発明の目的
本発明は上記従来の欠点に鑑み、回線制御装置の制御回
線情報回路の出力信号を各種アドレスバスに直接接続す
ることにより、データのアクセスは回線制御情報を特に
意識することなく、少々いプログラムステップで高速に
データ処理を行いうる回線制御装置を提供することを目
的とするものである。
線情報回路の出力信号を各種アドレスバスに直接接続す
ることにより、データのアクセスは回線制御情報を特に
意識することなく、少々いプログラムステップで高速に
データ処理を行いうる回線制御装置を提供することを目
的とするものである。
（４）発明の構成
そしてこの目的は本発明によれば一方は中央処理装置他
方は複数の端末装置にインタフェース回路部を介して接
続し、回線を制御するだめのデータをアクセスして回線
情報に対応したアドレスを生成する命令処理部を具備し
、複数の回線を制御する回線制御装置において、前記中
央処理装置あるいは前記端末からの要求の監視を行うた
めの制御回線情報回路を具備し、該制御回線情報回路を
データバス及びアドレスバスに接続し、かつ該制御回線
情報回路の出力情報を前記命令処理部のイレストラクシ
ョンレジスタ（Ｉ Ｙ？ ’）に組み込み、又は前記制
御回線情報回路の出力情報を前記命令処理部のコントロ
ールメモ＋）（ＣＭ）に組み込んで制御回線に対応する
コントロールメモリや周辺装置の分類を認識し、制御回
線のデータ処理を行うことを特徴とする回線制御装置を
提供することによって達成される。
方は複数の端末装置にインタフェース回路部を介して接
続し、回線を制御するだめのデータをアクセスして回線
情報に対応したアドレスを生成する命令処理部を具備し
、複数の回線を制御する回線制御装置において、前記中
央処理装置あるいは前記端末からの要求の監視を行うた
めの制御回線情報回路を具備し、該制御回線情報回路を
データバス及びアドレスバスに接続し、かつ該制御回線
情報回路の出力情報を前記命令処理部のイレストラクシ
ョンレジスタ（Ｉ Ｙ？ ’）に組み込み、又は前記制
御回線情報回路の出力情報を前記命令処理部のコントロ
ールメモ＋）（ＣＭ）に組み込んで制御回線に対応する
コントロールメモリや周辺装置の分類を認識し、制御回
線のデータ処理を行うことを特徴とする回線制御装置を
提供することによって達成される。
（５）発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明による回線制御装置の具体的一実施例と
しての接続構成図を示す。同図において、１は中央処理
装置（ＣＰＵ）を示し、複数の端末装置よシ回線制御装
置を介して要求される情報の処理を実行する。２は回線
制御装置であシ、端末回線を制御して、端末装置からの
情報をＣＰＴＪＩに伝達するとともに、ＣＰＵ１からの
情報を該当する端末回線に伝達する。２−１はＣＰＵ１
との間のインタフェース回路部、２−２は端末装置間の
インタフェース回路部、２−３は制御回線情報回路であ
わ、本発明における主要部分である。又２−４はコント
ロールメモ＋）（ＣＭ）、２−５は制御部をそれぞれ示
す。
しての接続構成図を示す。同図において、１は中央処理
装置（ＣＰＵ）を示し、複数の端末装置よシ回線制御装
置を介して要求される情報の処理を実行する。２は回線
制御装置であシ、端末回線を制御して、端末装置からの
情報をＣＰＴＪＩに伝達するとともに、ＣＰＵ１からの
情報を該当する端末回線に伝達する。２−１はＣＰＵ１
との間のインタフェース回路部、２−２は端末装置間の
インタフェース回路部、２−３は制御回線情報回路であ
わ、本発明における主要部分である。又２−４はコント
ロールメモ＋）（ＣＭ）、２−５は制御部をそれぞれ示
す。
このように通信制御装置２はインタフー−ス回路２−１
．２−２を介して、一方はＣＰＵ１と他方は端末装置３
に接続される。
．２−２を介して、一方はＣＰＵ１と他方は端末装置３
に接続される。
第２図は第１図で示しだ制御装置２内の制御回線情報回
路２−３に関連する部分の詳細接続構成図である。同図
において、ＣＭはコントロールメモ１ハ ＩＭはインス
トラクションメモＩＪ、ＩＲｉ、Ｊ：インストラクショ
ンレジスタ、ＩＡＳはインストラクションアドレスレジ
スタ、Ｃ０Ｎ５Ｔは定数発生回路、ＡＬＵは論理演算回
路、ＸＲは制御回線情報回路、＋１は進歩回路、ＰＤＢ
は周辺データバス。
路２−３に関連する部分の詳細接続構成図である。同図
において、ＣＭはコントロールメモ１ハ ＩＭはインス
トラクションメモＩＪ、ＩＲｉ、Ｊ：インストラクショ
ンレジスタ、ＩＡＳはインストラクションアドレスレジ
スタ、Ｃ０Ｎ５Ｔは定数発生回路、ＡＬＵは論理演算回
路、ＸＲは制御回線情報回路、＋１は進歩回路、ＰＤＢ
は周辺データバス。
ＰＡＢは周辺７ドレスバス、ＰＱＢは周辺リクエストバ
スをそれぞれ示す。
スをそれぞれ示す。
以下第２区１の動作を第３図のフローチャートに従って
説明する。
説明する。
回線制御装置、２は通常ＣＰＵ １からのコマンドの到
来やコマンド実行時の端末装置からのデータアクセス要
求を監視しているが、この時制御回線情報回路ＸＲは、
ＣＰＵ ｈるいは端末からの要求がなければ回線情報を
＋１しＣ要求の監視を繰り返し行なう。要求があった場
合には、その要求のおった回線情報を使って要求回線に
対する制御を行なう。
来やコマンド実行時の端末装置からのデータアクセス要
求を監視しているが、この時制御回線情報回路ＸＲは、
ＣＰＵ ｈるいは端末からの要求がなければ回線情報を
＋１しＣ要求の監視を繰り返し行なう。要求があった場
合には、その要求のおった回線情報を使って要求回線に
対する制御を行なう。
４４図（ａ）はコントロールメモリ（ＣＭ）の構成図を
示す。即ち、ＣＭは回線情報によ９２９個のブロックに
分割されている。０，１・・・１・・・２ｎ２．２ｎ−
１は制御回線番号を示すＯ 第４図（ｂ）は夕回線のｍ番地のデータをアクセスする
場合の説明図である。
示す。即ち、ＣＭは回線情報によ９２９個のブロックに
分割されている。０，１・・・１・・・２ｎ２．２ｎ−
１は制御回線番号を示すＯ 第４図（ｂ）は夕回線のｍ番地のデータをアクセスする
場合の説明図である。
第４図（ｂ）において、ＩＲＡはインストラクションレ
ジスタ（ＩＲ）のアドレス部、！は回線番号２ｍはコン
トロールメモリ（ＣＭ）上ブロツク上のアドレスを示す
。即ち、４回線のｍ番地のデータをアクセスする場合は
、回線情報回路ＸＲ（制御回線ゲを示している）とイン
ストラクションレジスタＩＲのアドレス指定部ＩＲＡと
を組み合わせてアドレス情報を生成する。また端末装置
のレジスタのアクセスも同様な方法でアドレス情報を生
成し、インターフェース回路を介して、周辺アドレスバ
スＰＡＢへ出力すれば可能となる０ 第５図はインストラクションメモリ内の情報にジャンプ
系の命令（ＪＭＰ）が書き込１れている状態でのジャン
プ制御を示す。
ジスタ（ＩＲ）のアドレス部、！は回線番号２ｍはコン
トロールメモリ（ＣＭ）上ブロツク上のアドレスを示す
。即ち、４回線のｍ番地のデータをアクセスする場合は
、回線情報回路ＸＲ（制御回線ゲを示している）とイン
ストラクションレジスタＩＲのアドレス指定部ＩＲＡと
を組み合わせてアドレス情報を生成する。また端末装置
のレジスタのアクセスも同様な方法でアドレス情報を生
成し、インターフェース回路を介して、周辺アドレスバ
スＰＡＢへ出力すれば可能となる０ 第５図はインストラクションメモリ内の情報にジャンプ
系の命令（ＪＭＰ）が書き込１れている状態でのジャン
プ制御を示す。
第５図（ａ）はインストラクションメモリ（ＩＭ）の構
成図、第５図（ｂ）はアクセスケ回線のＪＡＡ番地のデ
ータをアクセスする場合の説明図である。
成図、第５図（ｂ）はアクセスケ回線のＪＡＡ番地のデ
ータをアクセスする場合の説明図である。
第５図（ａ）にて、ＪＭＰ （ＸＲ）ＪＡＡはジャンプ
命令で、ＪＡＡ＋（ＸＲ）番地ヘジャンプすることを示
す。
命令で、ＪＡＡ＋（ＸＲ）番地ヘジャンプすることを示
す。
第５図（ｂ）にて、ＩＲＪはインストラクションレジス
タのジャンプアドレス部、ＪＡＡはジャンプ先基準アド
レス、４／は回線番号、ＩＡＳはインストラクションア
ドレスセレクタをそれぞれ示す。即ち回線情報をインス
トラクションアドレスセレクタＩＡＳに組み込むことに
よシ、第５図のようにジャンプ系の命令を実行したとき
に、制御回線に応じたインストラフシロンアドレスへの
ジャンプが可能となる。
タのジャンプアドレス部、ＪＡＡはジャンプ先基準アド
レス、４／は回線番号、ＩＡＳはインストラクションア
ドレスセレクタをそれぞれ示す。即ち回線情報をインス
トラクションアドレスセレクタＩＡＳに組み込むことに
よシ、第５図のようにジャンプ系の命令を実行したとき
に、制御回線に応じたインストラフシロンアドレスへの
ジャンプが可能となる。
（６）発明の効果
以上、詳細に説明したように、本発明の回線制御装置は
制御回線の分類やデータのアクセスが一命令の実行によ
シ可能となるので、処理の高速化とともにプログラムス
テップ数が減少するという効果がある。
制御回線の分類やデータのアクセスが一命令の実行によ
シ可能となるので、処理の高速化とともにプログラムス
テップ数が減少するという効果がある。
第１図は本発明による回線制御装置の接続構成Ｖ、第２
図は第１図の詳細接続構成図、第３図は第２図のフロー
チャート、第４図はコントロールメモリ内の構成図、第
５図はインストラクションメモリ内の構成図を示す。 図面において、１は中央処理装置（ＣＰＵ）、２は回線
制御装置、２−１．２−２はインタフェース回路部、２
−３は制御回線情報回路、２−４はコントロールメモリ
（ＣＭ）、２−５は制御部、ＣＭはコントロールメモリ
、１Ｍはインストラクションメモ１ハＩＲはインストラ
クションレジスタ、ＩＡＳはインストラクションアドレ
スレジスタ、Ｃ０Ｎ５Ｔは定数回路、ＡＬＵは論理演算
回路、ＸＲは制御回線情報回路、＋１は慶、廁回路、Ｐ
ＤＢは周辺データバス。 ＰＡＢは周辺ア、ト、レスバス、ＰＱＢは周辺リクエス
トバス、ＩＲＡはＩＲのアドレス部、ＩＡＳはＩＲＡの
セレクタをそれぞれ示す。 ４ 才３国 りＭ （０） （ｂ）
４ ｕ （ρ） 才５ １ＪＪ Ｘ尺 （ｂ） 図
図は第１図の詳細接続構成図、第３図は第２図のフロー
チャート、第４図はコントロールメモリ内の構成図、第
５図はインストラクションメモリ内の構成図を示す。 図面において、１は中央処理装置（ＣＰＵ）、２は回線
制御装置、２−１．２−２はインタフェース回路部、２
−３は制御回線情報回路、２−４はコントロールメモリ
（ＣＭ）、２−５は制御部、ＣＭはコントロールメモリ
、１Ｍはインストラクションメモ１ハＩＲはインストラ
クションレジスタ、ＩＡＳはインストラクションアドレ
スレジスタ、Ｃ０Ｎ５Ｔは定数回路、ＡＬＵは論理演算
回路、ＸＲは制御回線情報回路、＋１は慶、廁回路、Ｐ
ＤＢは周辺データバス。 ＰＡＢは周辺ア、ト、レスバス、ＰＱＢは周辺リクエス
トバス、ＩＲＡはＩＲのアドレス部、ＩＡＳはＩＲＡの
セレクタをそれぞれ示す。 ４ 才３国 りＭ （０） （ｂ）
４ ｕ （ρ） 才５ １ＪＪ Ｘ尺 （ｂ） 図
Claims (1)
- 一方は中央処理装置他方は複数の端末装置にインタフェ
ース回路部を介して接続し、回線を制御するためのデー
タをアクセスして回線情報に対応したアドレスを生成す
る命令処理部を具備し、複数の回線を制御する回線制御
装置において、前記中央処理装置あるいは前記端末から
の要求の監視を行うための制御回線情報回路を具備し、
該制御回線情報回路をデータバス及びアドレスバスに接
に組み込み、又は前記制御回線情報回路の出力情報を前
記命令処理部のコントロールメモＩＪ （ＣＭ）に組み
込んで制御回線に対応するコン）ｏ−ルメモリや周辺装
置の分類を認識し、制御回線のデータ処理を行うことを
特徴とする回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187212A JPS5975737A (ja) | 1982-10-25 | 1982-10-25 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57187212A JPS5975737A (ja) | 1982-10-25 | 1982-10-25 | 回線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975737A true JPS5975737A (ja) | 1984-04-28 |
Family
ID=16202038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57187212A Pending JPS5975737A (ja) | 1982-10-25 | 1982-10-25 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975737A (ja) |
-
1982
- 1982-10-25 JP JP57187212A patent/JPS5975737A/ja active Pending
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