JPH03122900A - テスト回路付きｒａｍ装置 - Google Patents
テスト回路付きｒａｍ装置Info
- Publication number
- JPH03122900A JPH03122900A JP1261517A JP26151789A JPH03122900A JP H03122900 A JPH03122900 A JP H03122900A JP 1261517 A JP1261517 A JP 1261517A JP 26151789 A JP26151789 A JP 26151789A JP H03122900 A JPH03122900 A JP H03122900A
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 39
- 230000007547 defect Effects 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000004088 simulation Methods 0.000 abstract description 3
- 238000004904 shortening Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト回路付きＲＡＭ装置に関し、特に内蔵す
るＲＡＭ部のテストを行うことができるテスト回路付き
ＲＡＭ装置に関する。
るＲＡＭ部のテストを行うことができるテスト回路付き
ＲＡＭ装置に関する。
従来のこの種のテスト回路付きＲＡＭ装置の一例を第２
図に示す。
図に示す。
この例は、テストを行う場合、まずＲＯＭ部１７の出力
の行アドレス信号２列アドレス信号。
の行アドレス信号２列アドレス信号。
データ、命令を禁止して外部より行アドレステスト信号
Ａ Ｄ ＲＴ 、列アドレステスト信号Ａ Ｄ ＣＴ
、即値テスト信号ｖＴ、命令テスト信号工ＮＴを時分割
で入力する。
Ａ Ｄ ＲＴ 、列アドレステスト信号Ａ Ｄ ＣＴ
、即値テスト信号ｖＴ、命令テスト信号工ＮＴを時分割
で入力する。
命令テスト信号Ｉ Ｎ ＴはＲＯＭ部１７にラッチされ
、ＲＯＭ部１７の出力は命令デコーダ１６へ入り各命令
がデコードされ、この命令デコーダ１６から各種マイク
ロオーダＭＯが出力される。
、ＲＯＭ部１７の出力は命令デコーダ１６へ入り各命令
がデコードされ、この命令デコーダ１６から各種マイク
ロオーダＭＯが出力される。
このうちの特定のマイクロオーダによりＡＬＵ１４の制
御を行い、ＡＬＵ１４の入力データは、行アドレステス
ト信号Ａ Ｄ ＲＴ、列アドレステスト信号Ａ Ｄ Ｃ
Ｔの指定するアドレスのデータをＲＡＭ部１５から読み
出し、このデータと入力された部値テスト信号ｖＴとを
使用するか命令のマイクロオーダによりレジスタ指定し
てそのレジスタの値を使用する。これらテスト用の命令
、アドレス等は常に変化している。
御を行い、ＡＬＵ１４の入力データは、行アドレステス
ト信号Ａ Ｄ ＲＴ、列アドレステスト信号Ａ Ｄ Ｃ
Ｔの指定するアドレスのデータをＲＡＭ部１５から読み
出し、このデータと入力された部値テスト信号ｖＴとを
使用するか命令のマイクロオーダによりレジスタ指定し
てそのレジスタの値を使用する。これらテスト用の命令
、アドレス等は常に変化している。
結果はＡＬＵ１４からデータバス３へ出力され、これを
データ出力ラッチ１１にラッチしてデータポート１２に
よりこれをモニターするようになっている。
データ出力ラッチ１１にラッチしてデータポート１２に
よりこれをモニターするようになっている。
上述した従来のテスト回路付きＲＡＭ装置は、命令及び
アドレス等が常に変化しているので、テストパターンの
長さが増加するという欠点がある。
アドレス等が常に変化しているので、テストパターンの
長さが増加するという欠点がある。
本発明の目的は、テストパターンの長さを短縮すること
ができるテスト回路付きＲＡＭ装置を提供することにあ
る。
ができるテスト回路付きＲＡＭ装置を提供することにあ
る。
本発明のテスト回路付きＲＡＭ装置は、テスト動作時、
外部から入力されるデータ及びＲＯＭ部、ＲＡＭ部に記
憶されているデータに従って演算処理を行うＡＬＵと、
このＡＬＵの演算処理結果を判定してその判定結果をジ
ャッジ信号として出力するジャッジ回路と、前記ジャッ
ジ信号を出力するジャッジ信号出力ポートと、処理デー
タを出力するデータポートと、前記ジャッジ信号に応じ
て前記データポートの出力レベルを所定のレベルに固定
するボート制御回路とを有している。
外部から入力されるデータ及びＲＯＭ部、ＲＡＭ部に記
憶されているデータに従って演算処理を行うＡＬＵと、
このＡＬＵの演算処理結果を判定してその判定結果をジ
ャッジ信号として出力するジャッジ回路と、前記ジャッ
ジ信号を出力するジャッジ信号出力ポートと、処理デー
タを出力するデータポートと、前記ジャッジ信号に応じ
て前記データポートの出力レベルを所定のレベルに固定
するボート制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
テスト信号ＴＥＳＴはテストモード中のＲＯＭ部１７に
格納された命令コードによりＣＰＵ動作を可能とする信
号であり、テスト動作をさせる場合入力される。
格納された命令コードによりＣＰＵ動作を可能とする信
号であり、テスト動作をさせる場合入力される。
テスト信号ＴＥＳＴが入力されると、ＲＯＭアドレスが
プログラムカウンタ２２ヘロードされ命令が順次実行さ
れる。
プログラムカウンタ２２ヘロードされ命令が順次実行さ
れる。
たとえばＲＡＭ部１５のすべての７ドレスの内容にデー
タを書き込み、次にＲＡＭ部１５のすべてのアドレスの
内容に対して演算を実行する。
タを書き込み、次にＲＡＭ部１５のすべてのアドレスの
内容に対して演算を実行する。
ＲＡＭｇ１５のすべてのアドレスの内容を期待値と比較
し判定を行うという手順をＲＯＭ部１７に格納する。
し判定を行うという手順をＲＯＭ部１７に格納する。
ここで期待値と比較して判定する部分であるが、ボート
制御回路２３はジャッジ信号により動作する様になって
おり、ＲＡＭ部１５の内容の比較を行った結果により、
データポート１２の出力をオン又はオフする様に設定さ
れる。ジャッジ信号Ｖ、が出力される命令を比較命令の
みとするならば、ＲＯＭ部１７に格納する命令数に影響
を与える場合もあるので、ＲＡＭ部１５をアクセス出来
、かつ条件設定を行う命令はすべてジャッジ信号Ｖ、を
出力するものとする。
制御回路２３はジャッジ信号により動作する様になって
おり、ＲＡＭ部１５の内容の比較を行った結果により、
データポート１２の出力をオン又はオフする様に設定さ
れる。ジャッジ信号Ｖ、が出力される命令を比較命令の
みとするならば、ＲＯＭ部１７に格納する命令数に影響
を与える場合もあるので、ＲＡＭ部１５をアクセス出来
、かつ条件設定を行う命令はすべてジャッジ信号Ｖ、を
出力するものとする。
ここでデータポート１２０オン状態とオフ状態について
説明すると１本発明のメリットはテストパターン圧縮を
行うものであり、入カバターンの変化及び出カバターン
を少なくするため、データポート１２の状態はオン状態
ではデータバス３からのデータ出力、オフ状態ではデー
タポート１２の状態を低レベル又は高レベルに固定する
。
説明すると１本発明のメリットはテストパターン圧縮を
行うものであり、入カバターンの変化及び出カバターン
を少なくするため、データポート１２の状態はオン状態
ではデータバス３からのデータ出力、オフ状態ではデー
タポート１２の状態を低レベル又は高レベルに固定する
。
ジャッジ信号出力ポート２６はテスト信号ＴＥＳＴによ
り常時ジャッジ信号Ｖ、をモニターしている。
り常時ジャッジ信号Ｖ、をモニターしている。
論理シミュレータで上記仕様に基づいてシミュレーショ
ンを行う場合、データポート１２の状態をオフ状態時す
べて低レベルに設定すると、ＲＯＭ部１７格納命令がす
べて実行終了するまで低レベルのままで変化する事はな
い。
ンを行う場合、データポート１２の状態をオフ状態時す
べて低レベルに設定すると、ＲＯＭ部１７格納命令がす
べて実行終了するまで低レベルのままで変化する事はな
い。
次に、ＩＣテスターでテスト中、マイクロコンピュータ
が不良となる場合の動作であるが、まず、ジャッジ信号
出力ポート２６よりジャッジ信号Ｖ、が出力され、ボー
ト制御回路２３によりデータポート制御信号■、。がオ
ンされる。
が不良となる場合の動作であるが、まず、ジャッジ信号
出力ポート２６よりジャッジ信号Ｖ、が出力され、ボー
ト制御回路２３によりデータポート制御信号■、。がオ
ンされる。
ここでもし、マイクロコンピュータの不良比カバターン
が期待値と同様であった場合、つまりすべて低レベルが
出力された場合、ジャッジ信号■、をジャッジ信号出力
ポート２６でモニターしている為に不良の判定は可能で
あり、さらに不良解析については、シミュレーション実
行結果を参照すれば不良解析も可能である。
が期待値と同様であった場合、つまりすべて低レベルが
出力された場合、ジャッジ信号■、をジャッジ信号出力
ポート２６でモニターしている為に不良の判定は可能で
あり、さらに不良解析については、シミュレーション実
行結果を参照すれば不良解析も可能である。
以上説明した様に本発明は、テスト動作時、演算処理結
果に応じて処理データを出力するデータポートの出力レ
ベルを所定のレベルに固定する構成とすることにより、
テストパターンの長さを短縮することができる効果があ
る。
果に応じて処理データを出力するデータポートの出力レ
ベルを所定のレベルに固定する構成とすることにより、
テストパターンの長さを短縮することができる効果があ
る。
２６・・・・・・ジャッジ信号出力ポート、２８・・・
・・・テスト信号入力用ラッチ。
・・・テスト信号入力用ラッチ。
Claims (1)
- テスト動作時、外部から入力されるデータ及びＲＯＭ
部、ＲＡＭ部に記憶されているデータに従って演算処理
を行うＡＬＵと、このＡＬＵの演算処理結果を判定して
その判定結果をジャッジ信号として出力するジャッジ回
路と、前記ジャッジ信号を出力するジャッジ信号出力ポ
ートと、処理データを出力するデータポートと、前記ジ
ャッジ信号に応じて前記データポートの出力レベルを所
定のレベルに固定するポート制御回路とを有することを
特徴とするテスト回路付きＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261517A JPH03122900A (ja) | 1989-10-06 | 1989-10-06 | テスト回路付きｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261517A JPH03122900A (ja) | 1989-10-06 | 1989-10-06 | テスト回路付きｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03122900A true JPH03122900A (ja) | 1991-05-24 |
Family
ID=17363004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261517A Pending JPH03122900A (ja) | 1989-10-06 | 1989-10-06 | テスト回路付きｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03122900A (ja) |
-
1989
- 1989-10-06 JP JP1261517A patent/JPH03122900A/ja active Pending
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