JPS5990300A - 障害検出方式 - Google Patents
障害検出方式Info
- Publication number
- JPS5990300A JPS5990300A JP57200131A JP20013182A JPS5990300A JP S5990300 A JPS5990300 A JP S5990300A JP 57200131 A JP57200131 A JP 57200131A JP 20013182 A JP20013182 A JP 20013182A JP S5990300 A JPS5990300 A JP S5990300A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- successive
- circuit
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は障害検出方式、特にマイクロプロセッサシステ
ムにおいてプログラムを格納する続出専用メモリの障害
検出方式の改良に関す。
ムにおいてプログラムを格納する続出専用メモリの障害
検出方式の改良に関す。
（ｂｌ 従来技術と問題点
第１図はこの種マイクロプロセッサシステムにおける従
来ある障害検出方式の一例を示す図である。第１図にお
いて、続出専用メモリ１のアドレスＡ＝１乃至Ｎには、
マイクロプログラム２を構成する命令等のデータＤが、
それぞれパリティ検査符号Ｐを伴って格納されている。
来ある障害検出方式の一例を示す図である。第１図にお
いて、続出専用メモリ１のアドレスＡ＝１乃至Ｎには、
マイクロプログラム２を構成する命令等のデータＤが、
それぞれパリティ検査符号Ｐを伴って格納されている。
図示されぬプロセッサから続出用のアドレスＡが読出専
用メモリ１に入力されると、該アドレスＡに格納されて
いるパリティ検査符号Ｐを伴うデータＤが読出され、パ
リティ検査回路３に伝達される。パリティ検査回路３は
、伝達されたパリティ検査符号Ｐを伴うデータＤにパリ
ティ検査を施し、誤りの有無を検査する。
用メモリ１に入力されると、該アドレスＡに格納されて
いるパリティ検査符号Ｐを伴うデータＤが読出され、パ
リティ検査回路３に伝達される。パリティ検査回路３は
、伝達されたパリティ検査符号Ｐを伴うデータＤにパリ
ティ検査を施し、誤りの有無を検査する。
以上の説明から明らかな如く、従来ある障害検出方式に
おいては、続出専用メモリ１の障害は、各アドレスＡに
格納されているパリティ検査符号Ｐを伴うデータＤが読
出された時に実行するパリティ検査により検出していた
。従ってプロセッサがマイクロプログラム２を実行する
場合に、アクセス頻度の低いアドレスＡに生じた障害は
中々検出されぬ欠点が有った。
おいては、続出専用メモリ１の障害は、各アドレスＡに
格納されているパリティ検査符号Ｐを伴うデータＤが読
出された時に実行するパリティ検査により検出していた
。従ってプロセッサがマイクロプログラム２を実行する
場合に、アクセス頻度の低いアドレスＡに生じた障害は
中々検出されぬ欠点が有った。
（Ｃ）発明の目的
本発明の目的は、前述の如き従来ある障害検出方式の欠
点を除去し、続出専用メモリに生じた障害を、罹障個所
に関係無く、迅速に検出する手段を実現することに在る
。
点を除去し、続出専用メモリに生じた障害を、罹障個所
に関係無く、迅速に検出する手段を実現することに在る
。
（ｄ＋ 発明の構成
この目的は、プロセッサと、プログラムを格納する続出
専用メモリとを具備するマイクロプロセッサシステムに
おいて、前記続出専用メモリの最終アドレスに先頭アド
レスから最終直前のアドレス迄にそれぞれ格納されてい
るデータを順次排他論理和の累算を行った結果を格納し
、前記続出専用メモリに対するアクセスの有無を判定す
る第１）手段と、該続出専用メモリにアクセスの無い時
先頭アドレスから最終アドレス迄を順次検査用続出アド
レスとして入力する第２の手段と、前記続出専用メモリ
検査用続出アドレスを入力することにより順ｅＩ？、読
出されるデータに排他論理和の累算を施す第３の手段と
、前記最終アドレス迄の累算結果により前記続出専用メ
モリの障害を検出することにより達成される。
専用メモリとを具備するマイクロプロセッサシステムに
おいて、前記続出専用メモリの最終アドレスに先頭アド
レスから最終直前のアドレス迄にそれぞれ格納されてい
るデータを順次排他論理和の累算を行った結果を格納し
、前記続出専用メモリに対するアクセスの有無を判定す
る第１）手段と、該続出専用メモリにアクセスの無い時
先頭アドレスから最終アドレス迄を順次検査用続出アド
レスとして入力する第２の手段と、前記続出専用メモリ
検査用続出アドレスを入力することにより順ｅＩ？、読
出されるデータに排他論理和の累算を施す第３の手段と
、前記最終アドレス迄の累算結果により前記続出専用メ
モリの障害を検出することにより達成される。
（ｅｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による障害検出方式を示す図
である。なお、全図を通じて同一符号は同一対象物を示
す。第２図においては、続出専用メモリ１のアドレスＡ
＝１乃至Ｎにはマイクロプログラム２を構成する各デー
タＤがパリティ検査符号Ｐを伴うこと無く格納されてお
り、アドレスＡ＝Ｎ＋１には、アドレスＡ＝１乃至Ｎに
格納されている各データＤの排他論理和の累算結果が格
納されている。該累算結果Ｍは、アドレスＡ＝１および
２に格納されているデータＤの排他論理和演算を行い、
該演算結果と更にアドレスＡ＝３に格納されているデー
タＤとの排他論理和演算を行い、以下同様にしてアドレ
スＡ＝Ｈに格納されているデータＤ迄繰返し排他論理和
の累算を行うことにより得られる。また前記第１の手段
としてメモリアクセス空状態判定回路４が設けられ、ま
た前記第２の手段として計数回路５、検査用続出アドレ
スレジスタ６および最終アドレス検出回路７が設けられ
、また前記第３の手段として受信回路８、演算回路９お
よび演算用バッファ１０が設けられ、更に前記第４の手
段として出力判定回路１１が設けられている。第２図に
おいて、メモリアクセス空状態判定回路４が読出専用メ
モリ１にアクセスが行われていないことを判定すると、
計数回路５および検査用続出アドレスレジスタ６を起動
する。
である。なお、全図を通じて同一符号は同一対象物を示
す。第２図においては、続出専用メモリ１のアドレスＡ
＝１乃至Ｎにはマイクロプログラム２を構成する各デー
タＤがパリティ検査符号Ｐを伴うこと無く格納されてお
り、アドレスＡ＝Ｎ＋１には、アドレスＡ＝１乃至Ｎに
格納されている各データＤの排他論理和の累算結果が格
納されている。該累算結果Ｍは、アドレスＡ＝１および
２に格納されているデータＤの排他論理和演算を行い、
該演算結果と更にアドレスＡ＝３に格納されているデー
タＤとの排他論理和演算を行い、以下同様にしてアドレ
スＡ＝Ｈに格納されているデータＤ迄繰返し排他論理和
の累算を行うことにより得られる。また前記第１の手段
としてメモリアクセス空状態判定回路４が設けられ、ま
た前記第２の手段として計数回路５、検査用続出アドレ
スレジスタ６および最終アドレス検出回路７が設けられ
、また前記第３の手段として受信回路８、演算回路９お
よび演算用バッファ１０が設けられ、更に前記第４の手
段として出力判定回路１１が設けられている。第２図に
おいて、メモリアクセス空状態判定回路４が読出専用メ
モリ１にアクセスが行われていないことを判定すると、
計数回路５および検査用続出アドレスレジスタ６を起動
する。
計数回路５ば、先頭アドレスＡ＝１から最終アドレスＡ
＝Ｎ＋１迄を順次検査用続出アドレスレジスタ６に設定
する。検査用続出アドレスレジスタ６は、計数回路５か
ら設定されたアドレスＡを順次読出専用メモリ１に入力
する。読出専用メモリ１からは、検査用続出アドレスレ
ジスタ６から入力されるアドレス八に格納されているデ
ータＤ（アドレスＡ＝１乃至Ｎ）または累算結果Ｍ（ア
ドレスＡ ＝ Ｎ ＋ ｌ ）が順次読出され、受信回
路８に蓄積される。演算回路９は、受信回路８に最初に
蓄積される先頭アドレスＡ＝１から続出されるデータＤ
と、次にアドレスＡ＝２から続出されるデータＤとの排
他論理和演算を実行し、該演算結果を演算用バッファ１
０に蓄積する。演算用バッファ１０に蓄積された演算結
果は、出力判定回路１１および演算回路９に伝達される
。演算回路９は、演算用バッファ１０から伝達された演
算結果と、次に続出専用メモリ１のアドレスＡ＝３から
続出されて受信回路８に蓄積されたデータＤとの排他論
理和演算を実行し、該演算結果を演算用バッファ１０に
蓄積する。以下同様にして、アドレスＡ−Ｎから読出さ
れたデータＤ迄の排他論理和の累算を実行すると、演算
用バッファ１ｏには前記累算結果Ｍが蓄積される。更に
演算回路９がアドレスＡ＝Ｎ＋１から読出される累算結
果Ｍと演算用バッファ１０に蓄積されている累算結果Ｍ
とノ排他論理和演算を実行することにより、全ビット論
理値Ｏの累算結果が得られる。一方最終アドレス検出回
路７は一１検査用続出アドレスレジスタ６に最終アドレ
スＡ＝Ｎ＋ １が設定されたことを検出すると出力判定
回路１１を起動する。起動された出力判定回路１１は、
伝達された累算結果が全ビット論理値０か否かを判定し
、全ビット論理値０であれば続出専用メモリ１の全アド
レスＡから読出されたデータＤは誤りを含まず、続出専
用メモリ１は正常と判定する。また前記累算結果に論理
値１を示すピントが１個以上検出されれば、続出専用メ
モリ１の障害が検出されたと判定する。
＝Ｎ＋１迄を順次検査用続出アドレスレジスタ６に設定
する。検査用続出アドレスレジスタ６は、計数回路５か
ら設定されたアドレスＡを順次読出専用メモリ１に入力
する。読出専用メモリ１からは、検査用続出アドレスレ
ジスタ６から入力されるアドレス八に格納されているデ
ータＤ（アドレスＡ＝１乃至Ｎ）または累算結果Ｍ（ア
ドレスＡ ＝ Ｎ ＋ ｌ ）が順次読出され、受信回
路８に蓄積される。演算回路９は、受信回路８に最初に
蓄積される先頭アドレスＡ＝１から続出されるデータＤ
と、次にアドレスＡ＝２から続出されるデータＤとの排
他論理和演算を実行し、該演算結果を演算用バッファ１
０に蓄積する。演算用バッファ１０に蓄積された演算結
果は、出力判定回路１１および演算回路９に伝達される
。演算回路９は、演算用バッファ１０から伝達された演
算結果と、次に続出専用メモリ１のアドレスＡ＝３から
続出されて受信回路８に蓄積されたデータＤとの排他論
理和演算を実行し、該演算結果を演算用バッファ１０に
蓄積する。以下同様にして、アドレスＡ−Ｎから読出さ
れたデータＤ迄の排他論理和の累算を実行すると、演算
用バッファ１ｏには前記累算結果Ｍが蓄積される。更に
演算回路９がアドレスＡ＝Ｎ＋１から読出される累算結
果Ｍと演算用バッファ１０に蓄積されている累算結果Ｍ
とノ排他論理和演算を実行することにより、全ビット論
理値Ｏの累算結果が得られる。一方最終アドレス検出回
路７は一１検査用続出アドレスレジスタ６に最終アドレ
スＡ＝Ｎ＋ １が設定されたことを検出すると出力判定
回路１１を起動する。起動された出力判定回路１１は、
伝達された累算結果が全ビット論理値０か否かを判定し
、全ビット論理値０であれば続出専用メモリ１の全アド
レスＡから読出されたデータＤは誤りを含まず、続出専
用メモリ１は正常と判定する。また前記累算結果に論理
値１を示すピントが１個以上検出されれば、続出専用メ
モリ１の障害が検出されたと判定する。
以上の説明から明らかな如く、本実施例によれば、続出
専用メモリ１の先頭アドレスＡ＝１から最終アドレスＡ
＝Ｎ＋ １迄に格納されているデータＤおよび累算結果
Ｍが総て読出されて障害の有無が判定される為、罹障個
所の如何を問わず障害が検出される。また該障害検出動
作は、メモリアクセス空状態判定回路４が読出専用メモ
リ１にアクセスの無い状態を検出した時実行される為、
図示されぬプロセッサが続出専用メモリ１に格納されて
いるマイクロプログラム２を実行することを妨げること
無く、迅速に実行される。
専用メモリ１の先頭アドレスＡ＝１から最終アドレスＡ
＝Ｎ＋ １迄に格納されているデータＤおよび累算結果
Ｍが総て読出されて障害の有無が判定される為、罹障個
所の如何を問わず障害が検出される。また該障害検出動
作は、メモリアクセス空状態判定回路４が読出専用メモ
リ１にアクセスの無い状態を検出した時実行される為、
図示されぬプロセッサが続出専用メモリ１に格納されて
いるマイクロプログラム２を実行することを妨げること
無く、迅速に実行される。
なお、第２図はあく迄本発明の一実施例に過ぎず、例え
ばｉｆ記第１乃至第４の手段は図示されるものに限定さ
れることは無く、例えばプログラムにより実現する等地
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変らない。
ばｉｆ記第１乃至第４の手段は図示されるものに限定さ
れることは無く、例えばプログラムにより実現する等地
に幾多の変形が考慮されるが、何れの場合にも本発明の
効果は変らない。
（ｆｌ 発明の効果
以上、本発明によれば、前記マイクロプロセッサシステ
ムにおいて、続出専用メモリの障害が罹障個所に関係無
く、且つプロセッサの動作を妨げること無く迅速に検出
されることとなり、当該マイクロプロセッサシステムの
信頼性が向上する。
ムにおいて、続出専用メモリの障害が罹障個所に関係無
く、且つプロセッサの動作を妨げること無く迅速に検出
されることとなり、当該マイクロプロセッサシステムの
信頼性が向上する。
第１図は従来ある障害検出方式の一例を示す図、第２図
は本発明の一実施例による障害検出方式を示す図である
。 図において、１は続出専用メモリ、２はマイクロプログ
ラム、３はパリティ検査回路、４はメモリアクセス空状
態判定回路、５は計数回路、６は検査用続出アドレスレ
ジスフ、７は最終アドレス検出回路、８は受信回路、９
は演算回路、１０は演算用ハソファ、１１は出力判定回
路、Ａはアドレス、Ｄはデータ、Ｍは累算結果、Ｐはパ
リティ検査符号、を示す。 ６７Ｆ
は本発明の一実施例による障害検出方式を示す図である
。 図において、１は続出専用メモリ、２はマイクロプログ
ラム、３はパリティ検査回路、４はメモリアクセス空状
態判定回路、５は計数回路、６は検査用続出アドレスレ
ジスフ、７は最終アドレス検出回路、８は受信回路、９
は演算回路、１０は演算用ハソファ、１１は出力判定回
路、Ａはアドレス、Ｄはデータ、Ｍは累算結果、Ｐはパ
リティ検査符号、を示す。 ６７Ｆ
Claims (1)
- プロセッサと、プログラムを格納する続出専用メモリと
を具備するマイクロプロセッサシステムにおいて、前記
続出専用メモリの最終アドレスに先頭アドレスから最終
の直前のアドレス迄にそれぞれ格納されているデータを
順次排他論理和の累算を行った結果を格納し、前記続出
専用メモリに対するアクセスの有無を判定する第１の手
段と、該続出専用メモリにアクセスの無い時先頭アドレ
スから最終アドレス迄を順次検査用続出アドレスとして
入力する第２の手段と、前記続出専用メモリに検査用続
出アドレスを入力することにより順次読出されるデータ
に排他論理和の累算を施す第３の手段と、前記最終アド
レス迄の累算結果により前記続出専用メモリの障害を検
出することを特徴とする障害検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200131A JPS5990300A (ja) | 1982-11-15 | 1982-11-15 | 障害検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200131A JPS5990300A (ja) | 1982-11-15 | 1982-11-15 | 障害検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990300A true JPS5990300A (ja) | 1984-05-24 |
Family
ID=16419316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200131A Pending JPS5990300A (ja) | 1982-11-15 | 1982-11-15 | 障害検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990300A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117651U (ja) * | 1986-01-17 | 1987-07-25 |
-
1982
- 1982-11-15 JP JP57200131A patent/JPS5990300A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117651U (ja) * | 1986-01-17 | 1987-07-25 |
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