JPS5992569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5992569A JPS5992569A JP57202281A JP20228182A JPS5992569A JP S5992569 A JPS5992569 A JP S5992569A JP 57202281 A JP57202281 A JP 57202281A JP 20228182 A JP20228182 A JP 20228182A JP S5992569 A JPS5992569 A JP S5992569A
- Authority
- JP
- Japan
- Prior art keywords
- annular ring
- ring
- layer
- bent part
- circularly bent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は２００ｖ以上の耐圧を有するシリコンプレー
ナ形サイリスタのような半導体装置に関する。
ナ形サイリスタのような半導体装置に関する。
第１図（Ａ）は従来のシリコンプレーナ形サイリスタの
平面図、第１図（Ｂ）は第１図（Ａ）におけるＡ−Ａ断
面図である。まず、第１図（Ｂ）において、１１はＮ型
シリコン半導体基板である。そして、この半導体基板１
１上に５ｔｏ２膜１２を成長させる。そして、ＰＥＰ
（写真蝕刻工程）にて不純物を拡散させる場合の５ｔｏ
２膜１２を除去して例えばゾロンを上記半導体基板１１
の両面から拡散して隣接するチ、ｆとの絶縁層となる２
層１３を形成する。次に、ペース層Ｉ４を形成するわけ
であるが、これはペース層１４を形成するために上記８
１０２膜１２を選択除去してゾロン等を拡散して行なう
。次に、エミ、り層１５を形成するわけであるが、これ
は上記５１０２膜１２を選択除去してリン等を拡散する
。また、上記エギッタ層１５と同じ拡散工程でｎアニユ
ラリング層１６を形成する。次に、上記５ｔｏ２膜１２
をＰＥＰにて電極数シ出し用のコンタクトホールを形成
してＡｔを蒸着して、工、チングする。このようにして
Ａｔカードリング１７、カソード電極１８、ペース電極
１９を取シつける。しかして、アニユラリング１６をガ
ードリング１７を介して接地して、サイリスクの耐圧を
向上させているわけであるが、その方法としてアニユラ
リング１６の全周をガードリング１７と接触させたシ、
上記アニユラリング１６の一部に通じるコンタクトホー
ルを設けて、上記アニユラリング１６とガードリング１
７とを部分的に接触させて、ガードリング１７を接地す
る方法がとられている。
平面図、第１図（Ｂ）は第１図（Ａ）におけるＡ−Ａ断
面図である。まず、第１図（Ｂ）において、１１はＮ型
シリコン半導体基板である。そして、この半導体基板１
１上に５ｔｏ２膜１２を成長させる。そして、ＰＥＰ
（写真蝕刻工程）にて不純物を拡散させる場合の５ｔｏ
２膜１２を除去して例えばゾロンを上記半導体基板１１
の両面から拡散して隣接するチ、ｆとの絶縁層となる２
層１３を形成する。次に、ペース層Ｉ４を形成するわけ
であるが、これはペース層１４を形成するために上記８
１０２膜１２を選択除去してゾロン等を拡散して行なう
。次に、エミ、り層１５を形成するわけであるが、これ
は上記５１０２膜１２を選択除去してリン等を拡散する
。また、上記エギッタ層１５と同じ拡散工程でｎアニユ
ラリング層１６を形成する。次に、上記５ｔｏ２膜１２
をＰＥＰにて電極数シ出し用のコンタクトホールを形成
してＡｔを蒸着して、工、チングする。このようにして
Ａｔカードリング１７、カソード電極１８、ペース電極
１９を取シつける。しかして、アニユラリング１６をガ
ードリング１７を介して接地して、サイリスクの耐圧を
向上させているわけであるが、その方法としてアニユラ
リング１６の全周をガードリング１７と接触させたシ、
上記アニユラリング１６の一部に通じるコンタクトホー
ルを設けて、上記アニユラリング１６とガードリング１
７とを部分的に接触させて、ガードリング１７を接地す
る方法がとられている。
上記アニユラリング１６の全周上で上記ガードリング１
７を接触させて接地する場合には、接地用穴開は工程に
おいてマスク合せ精度、エツチング精度が要求され、チ
ップ縮小化にともなうアニユラリング１６の幅の縮小化
に不向きであった。また、アニユラリング１６の一部に
接地穴を開けてガードリング１７と部分的に接触させる
場合にも、チップ縮小化にともなうアニユラリング１６
の幅の縮小化により、正確に接地穴を位置させることが
難かしかった。これは、上記アニユラリング１６が円曲
部において内側の半径と外側の半径の中心点を同じくし
ているためである。
７を接触させて接地する場合には、接地用穴開は工程に
おいてマスク合せ精度、エツチング精度が要求され、チ
ップ縮小化にともなうアニユラリング１６の幅の縮小化
に不向きであった。また、アニユラリング１６の一部に
接地穴を開けてガードリング１７と部分的に接触させる
場合にも、チップ縮小化にともなうアニユラリング１６
の幅の縮小化により、正確に接地穴を位置させることが
難かしかった。これは、上記アニユラリング１６が円曲
部において内側の半径と外側の半径の中心点を同じくし
ているためである。
この発明は上記の点に鑑みてなされたもので、その目的
はチップサイズを大きくしないで、アニユラリングとガ
ードリングとの接地場所を広くすることができる半導体
装置を提供するととにある。
はチップサイズを大きくしないで、アニユラリングとガ
ードリングとの接地場所を広くすることができる半導体
装置を提供するととにある。
アニユラリングの円曲している部分を幅広くするように
アニユラリングの円曲部の内側の半径と外側の半径の中
心点を変えることによシ、アニユラリングの円曲部９幅
広い部分で、ガードリングとの接地穴を設けているサイ
リスタである。
アニユラリングの円曲部の内側の半径と外側の半径の中
心点を変えることによシ、アニユラリングの円曲部９幅
広い部分で、ガードリングとの接地穴を設けているサイ
リスタである。
以下、図面を参照してこの発明の一実施例を説明する。
第２図（Ａ）はこの発明の一実施例におけるサイリスタ
の平面図、第２図（Ｂ）はそのＡ−Ａ断面図である。ま
た、第２図において、第１図と同一名称には同一番号を
付することにする。
の平面図、第２図（Ｂ）はそのＡ−Ａ断面図である。ま
た、第２図において、第１図と同一名称には同一番号を
付することにする。
この発明の一実施例におけるサイリスタの製造方法は従
来例のところで詳述したものと同じである。この発明の
一実施例におけるサイリスタを製造においてはアニユラ
リングｌｆ；を拡°散により形成する場合に、その円曲
部２０の内側の半径と外側の半径の中心点を変えること
により、アニユラリング１６の円曲部に幅広い部分を設
けている。
来例のところで詳述したものと同じである。この発明の
一実施例におけるサイリスタを製造においてはアニユラ
リングｌｆ；を拡°散により形成する場合に、その円曲
部２０の内側の半径と外側の半径の中心点を変えること
により、アニユラリング１６の円曲部に幅広い部分を設
けている。
以上詳述したようにこの発明によれば、アニユラリング
の円曲部の面積を広くすることにより、マスク合せ精度
及び５ｔｏ２膜除去の精度が緩和され、チップサイズを
大きくするごとく、歩留が従来の２〜５チ上昇し、作業
性の良い半導体装置を提供することができる。
の円曲部の面積を広くすることにより、マスク合せ精度
及び５ｔｏ２膜除去の精度が緩和され、チップサイズを
大きくするごとく、歩留が従来の２〜５チ上昇し、作業
性の良い半導体装置を提供することができる。
第１図（Ａ）は従来のサイリスクの平面図、同図（Ｂ）
はその断面図、紀２図（Ａ）はこの発明の一実施例に係
るサイリスタの平面図、同図（Ｂ）はその断面図である
。 ５− １６・・・アニユラリング、１７・・・ガードリング、
１８・・・カソード電極、１９・・・ペース電極。 出願人代理人 弁理士 鈴 江 武 彦６− 第１図 （Ａ） ＣＢ） 第２図 （Ａ） （Ｂ）
はその断面図、紀２図（Ａ）はこの発明の一実施例に係
るサイリスタの平面図、同図（Ｂ）はその断面図である
。 ５− １６・・・アニユラリング、１７・・・ガードリング、
１８・・・カソード電極、１９・・・ペース電極。 出願人代理人 弁理士 鈴 江 武 彦６− 第１図 （Ａ） ＣＢ） 第２図 （Ａ） （Ｂ）
Claims (1)
- チップ上にアニユラリングを配設し、このアニユラリン
グ上に更にガードリングを配設して接地を行なっている
半導体装置において、上記アニーラリングの円曲部の内
側と外側の中心を異にして円曲部におけるアニユラリン
グの幅を広くしてガードリングと接続するようにしたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202281A JPS5992569A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202281A JPS5992569A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992569A true JPS5992569A (ja) | 1984-05-28 |
Family
ID=16454934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202281A Pending JPS5992569A (ja) | 1982-11-18 | 1982-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104716654A (zh) * | 2013-12-11 | 2015-06-17 | 国家电网公司 | 一种高电压等级的固态复合开关电气结构 |
-
1982
- 1982-11-18 JP JP57202281A patent/JPS5992569A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104716654A (zh) * | 2013-12-11 | 2015-06-17 | 国家电网公司 | 一种高电压等级的固态复合开关电气结构 |
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