JPS5996584A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明−キャッシュメモリ制御４作置を備えた情報処理
装置に関する。

（従来技術） 従来におけるこの種の佇ｆ報処理装置はキャッシュメモ
リと、キャッシュメモリ制御回路と、キャッシュ■込み
レジスタと、書込み指示制御回路とを具備して構成され
ていた。キャッシュメモリけ主記憶装置の複数の情報ブ
ロックデータの写しを備え、主記憶装置の代わりに中央
処理装置との間で情報の授受を行なうものである。キャ
ッシュメモリ制御回路は中央処理装置によって要求され
たアドレスがキャッシュメモリに登録されているか否か
をチェックし、登録されている場合にはキャッシュメモ
リに読出しを指示し、登録されていない場合にはミスヒ
ツトとして主記憶装置にブロックロード要求を送出する
ものである。キャッシュ書込みレジスタはブロックロー
ドを行うときに上記４４章装置から読出してきたＮ（正
整数）バイト１幅のデータをバッファリングし、キャッ
シュメモリに書込むものである。書込み指示制御回路は
キャッシュメモリ制御回路からの書込み指示を受け、キ
ャッシュメモリにキャッシュ調造みレジスタからのデー
タを書込むようにキャッシュメモリに指示するものであ
る。

次に、従来例について図面を参照して詳細に説明する。

第１図は従来の情報処理装置の一例を示すブロック図で
あり、第２図にｔｆｌＷ１図に示す従来例の一動作例ヲ
説明するタイミング図である。中央処理装置１０１１−
ｊ：信号線１を介してキャッシュメモリ制御回路１０３
を随時起動し、キャッシュメモリ１０５をアクセスしな
がら一連の命令を実行している。

この命令の実行過程においては、命令の実行とデータや
命令の準備とを並行して行うことによって全体として命
令の実行を高速化できるが、このために命令の先稍りを
行わなくてれ［なら々い。命令の先取りは信号線１によ
り中央処理語＋Ｒ１０１からキャッシュメモリ１０５が
アクセスされていないときに行われる。まず命令先取り
回路１０２は信号線２によりキャッシュメモリ制御回路
１０３を起動し、キャッシュメモリ１０５をアクセスし
て、キャッシュメモリ１０５からデータｉｌｉ！ｉ！１
１を通して命令をり一ドデータ切換回路１０Ｂを経由し
て読出す。続いて命令先取り回路１０２の内部にあるイ
ンストラクションバッファ１２１にバッファリンク［２
ておくことによシ行われる。インストラクションノくツ
ファ１２１にバッファリングされた命令は、第２図に示
す命令２の処理サイクルＣ２のように中央処理装置１０
１の内部の命令デコーダにより取出され、そこで命令デ
コードサイクルＤ、アドレス旧算ザイクルＡ、メモリリ
ードサイクルＲ２実行ツイクルＥ、および実行結果をメ
モリに書込むための格納サイクルＷの順に処理されてい
く。従来、高速処理を行う大型ａ計算機へ多くは、上記
り、Ａ、Ｒ。

Ｅ、Ｗの各サイクルに対応した処理装置を具備し、全体
として一つの中央処理装置を構成している。

命令やデータはそれぞれの処理サイクルを１航次流れて
処理されて行くが、これらの命令やデータ１各処理装置
を途切れることなく流れてゆく。９１’、’　２図にお
いて、・命令２の処理サイクルＣ２と命令３の処理サイ
クルＣ３とにより示されるように、それぞれの処理が並
行して進んで行く。このような処、埋置式をパ・イブラ
インと呼んでいる。

さて、以上の説明は中央処理装置１０１こ要求さＪする
メモリアドレスが常にキャッシュメモリ１０５に登録さ
れているという萌提条件に立ってなされているが、いわ
ゆるミスヒツトが発生することがある。

中央処理装置１０１はキャッシュメモリ制御回路１０３
に対して要求するメモリアドレスへのアクセスを促すが
、キャッシュメモリ制御回路１０３でｔＩｉ最初に要求
されたメモリアドレスがキャッシュメモリ１０５に登録
されているか否かをチェックする。登録されていれば上
述の説明どおりの手順で処理されて行くが、もし登録さ
れていなければミスヒツトを起す。そこで、キャッシュ
メモリ制御回路１０３はイ言＋＋紳５を通して霜込み指
示制御回路１０４にブロックロード実行の指示を送出し
、同時に信号線６を介して上記ｉｆ（装置１０６をアク
セスする。キャッシュメモリ１０５は複数のページに１
７分され、これらのページ（ハ）さらにそれぞれが複数
語からなるブロックに分けられている。主記憶装置１０
６でｅ−を以後のヒツト率を高めるため、ブロックロー
ドサイクルを実行する。すなわち、中央処理装置１０１
によシ要求されたメモリアドレスから始まる１ブロック
サイズ分のメモリアドレスデータをキャッシュ店込みし
ジスタ１０７によってバッフ゛アリングしながらデータ
信号線９，１０を介してキャッシュメモリ１０５の内部
の１ブロック分にＮバイト１１Ｑｇで■込む。このとき
、リードデータ切換回路１０８　）：Ｊ、キャッシュメ
モリ制御回路１０３からの指示をデータ信号線４を介し
て受取り、データ信号線１０と信号線１２とを接続する
。このため、ブロックロードと並行してキャッシュ書込
みレジスタ１０７からのデータを直接中央処理装屑１０
１に転送でき、ブロックロードな行った後に改めてキャ
ッシュメモリ１０５から必要なデータを取出すという操
作が省ける。ここで、信号１ｉｌｉｉ１３ハキヤツシユ
メモリ１０５の読出し信号のための信号線、信号線１は
キャッシュメモリ１０５の書込み信号のだめの信号線、
信号線８はキャッシュ引込みレジスタ１０７の書込み信
号のための信号線である。

第２図において、タイミングｔ２　とＬ３　との間のア
ドレス引算サイク〜Ａで割出されたメモリアドレスに対
してミスヒツトが発生し、ブロックロードサイクルＭに
よるターンアラウンドタイムＹだけの待時間の後に主記
憶装置１０６からキャッシュ書込みレジスタ１０７ヘデ
ータが書込まれる。

書込み動作はタイミングｔ５とｔ６　との間においてＳ
Ｋよシ表わされている。タイミングｔ６とｔ６　　との
間でキャッシュ書込みレジスタ１０７へ書込まれたデー
タが、タイミングｔ６　とｔ７との間の朝間にキャッシ
ュメモリ１０５へ憂１込まれる。

これをして表わしておくが、これと同時に、次のデータ
が主記憶装置１０６からキャッシュ１１４込みレジスタ
１０７へ■、込まれる。この場合には、タイミングｔ６
からタイミングｔｉｎの１０１間にキャッシュメモリ１
０５への書込み操作が行われるため、中央処理装置１０
１からキャッシュメモリ１０５へのアクセスはできない
。したがって、命令１の処理サイクルＣ１に続く命令の
処理サイクルのうちでブロックロードサイクルＭに並行
する命令４のメモリリードサイクルＲはタイミングｔ６
からタイミングｔｌＯまでにわたって待たされることに
なり、命令４の処理サイクルＣ４１タイミングｔ１３で
終了する。

以上説明したように、このような従来方式の構成におい
てＵミスヒツトが発生した場合のブロックロードサイク
ルの間には、キャッシュメモリが拘束されるため、中央
処理装置からのアクセスが不可能になり、命令の処理時
間が長く々るという欠点がある。

（発明の目的） 本発明の目的は主記憶装置からキャッシュ店込みレジス
タに読出すバイト幅の２倍のバイト幅でキャッシュメモ
リにデータを書込むように構成することにより、ミスヒ
ツトが発生したときにもキャッシュメモリがキャッシュ
書込みレジスタに拘束されてい々い空時間を捻出し、こ
れによってブロックロードと並行して処理されている命
令の処理ザイクルの中断を防ぐようにした情報処理装置
を提供することにある。

（発明の構成） 本発明による１）〒報処理装置はキャッシュメモリと、
キャッシュメモリ制御回路と、キャッシュ書込みレジス
タと、」込み指示制御回路とを具１１ｉｆｉ　して構成
したものであるが、内部の構成が従来方式とは異なる、
すなわち、キャッシュメモリは牢記憶装ｆ６の複数の情
報ブロックロードのｌｆ：、　ｌ、を備λ−２主記憶装
置の代わりに中央処理装置１′７との間で情報の授受を
行うものである。キャッシュメモリ制御回路は、中央処
理装置？イにより要求されたアドレスがキャッシュメモ
リに登録されているか否かをチェックし、登録されてい
わ津１：キャッシュメモリにるものである。キャッシュ
書込みレジスタに、ブロックロード時に主記憶装置から
読出されて＠たＮ（ｔＦ整数）バイト幅のデータ語を一
時記憶し、必要な時にキャッシュメモリに書込む２Ｎバ
イト幅の容Ｍ°を有するものである。７１込み指示制御
回路はキャッシュメモリｆｔｊｌ！　ｆｆ１ｌｌ　ｋ′
Ｉｌ路からの杓込み指示を受け、主記憶装置からキャッ
シュ引込みレジスタに読出されたデータ語が偶藪酢地で
あるときには次の番地の内容もキャッシュ書込みレジス
タに読出し、２Ｎバイト幅のデータが擢１つたところで
キャッシュメモリに書込み指示を送出し、奇数酢地であ
るときには次のデータを待たずにキャッシュメモリへ）
１１込むようにキャッシュ１１込みレジスタとキャッシ
ュメモリとに指示を与えるものである。

（実施例） 次に本発明の２ｊ１７＠例について１シ［而をり１ｌｊ
４シて肝？用に言兇明する。

会ｒ１，３図ｉ＋：　＊　’６＆明に、ｔ：　ル（’Ｆ
ｆ？１３＃ＬＦＩＶ、ｅ　ｆｉ’ｊ　〕−″＋ｔフ＋ｔ
フイｊ：ブロック回で＝Ｆ）す、卯４図に１汀’、　３
１’＋’ｌ　＆こ示す一宋７ｉｉ１ｉ例のｉｌ′Ｔ１１
角を４Ｊ、ｉ明−するタイミング図である。

さら（で、第５財１ｔ１、犬ヤッシュ７１込みレジスタ
と。

憂１）込み指示ｆｌｔ制御回路と、キャッシュメコｆ−
りとの部分の一実施例を示す１１体的回路図であり、ｍ
′Ｉ、６図ど第７図どｔ−１第５図の回路の動作存−示
１／こＶ）のタイミング１シ１である。すなわち、第６
図（ｌ；１ブロツクロード開始アドレスが佃Ｖ番地の場
合、第７図しｔブロックロード開始アドレスが奇９９番
地の９１合の小１１作タイミングをそれぞれ示す図であ
る。

第３図のキャッシュ居込みレジスタ１０７１け咋ヤツシ
ュメモリにミスヒツトが発生した場合にｔま牢記惰装間
１０６からＮバイトの１１？Ｘを有するデータをＫＩ「
出し、キャッシュメモリ１０５に対して２Ｎバイトの幅
のデータを；〆Ｉ込む。したがって、主記憶装置１０６
から読出（〜たＮバイト幅のデータは２Ｎバイト１いの
データになる神で、キャッシュ書込みレジスタ１０７１
の内部に一１１Ｊｒ　ｌ妃憶される。このため、第４図
に示−ｒよう１・（二、一時記憶時間Ｓがタイミングｔ
６　と　ｔ７との間、お、１：びタイミングＬ８　とＬ
９との間［Ｊ３出できろようになり、この期■ηに１キ
ヤツシユメモリ１０５（ｒ↓キャッシュ宵込みレジスタ
１０７１に拘束されない、したがって、ブロックロー１
ザイクルＭに並行する命令４のメモリリードザイクルＩ
（を、タイミングｔｓ　トｔｙとの間でブロックロー１
ザイクルＭと同時に並行して処理することが可能となっ
たため、命令４の処理ザイクルＣ４Ｉｔ：ｆタイミング
上９で終了する。従来技術によれＶ、１″、第２図に示
す」、うに同じ命令４の処理ヤイクルＣ４＆；ｔタイミ
ングｔ１３で終了しているので、命令４の処理ザイクル
Ｃ４に関しては４タイミング分だけ短縮されたことにな
る。ここで、データ信号線１０ａ、１０ｂ（ｒｌ：それ
ぞれＮバイト幅のデータ信号を転送するためのものであ
り、リードデータ切換回路１０８１によりデータ信号線
１０ａ、１０ｂ、１１のうちのいずれかが選択される。

ここで、信号線４ａ妊り一ドデーク切換回路１０８１の
切換信号である。

次に、第５図、第６図、第７図とについて詳細に説明す
る。データ紳９ａけ主記憶装置１０６からのデータをキ
ャッシュ書込みレジスタ１０７１１　。

１０７１２に格納する。信号線１３上の信号は、キャッ
シュメモリ制御回路１０３により発生し、キャッシュ書
込みレジスタ１０７１１．１０７１２およびキャッシュ
メモリ１０５のデータ簀込みイ計号となる。信号線１９
上の信号はキャッシュメモリ制御回路１０３により発生
する膚込みアドレス信号であり、アドレス切換回路１０
９を介してアドレスレジスタ１１０にセットされる。ま
た、アドレス信号に、アドレスカウントアツプ回路１１
１をス由って増分される。信号線２７上の信号に、アド
レス切換回路１０９のだめの切換信号で、キャッシュメ
モリ制御回路１０３により発生する。信号線２０上の信
号ｄアドレス（□り開回路１０９の最下位ビット信号で
あり、信号線２３−Ｊ：のイへ号にアドレスレジスタ１
１０の出力信号である。信号線２１上の信号アドレスレ
ジスタ１１０のｈ３Ｆ位ビットを除いた残りのビット信
号である。イバ号糺１２８゜３０上の信号は、キャッシ
ュメモリ？ｌｉ制御回路１０３により発生するキャッシ
ュメモリ１０５のたメツデータ引込みＭ’（’　”Ｉ’
　（Ｍ　Ｒテｆ’＞　６゜（ｒ’ｉ　”ｉ　ｉ！ｉ！　
１６上の信号はキャツンユメモリ制徊１回路１０３によ
り発生し、痺ヤツシュメモリ１０５のためのデータ書込
みタイミングパルス発生用イハ＋）である。

第６図にブロックロード開始アドレスが（ｆｉ！＋　Ｋ
Ａ番地の場合の動作タイミング図であり、第５（シ［の
各信号線の動作に対応したタイミング図である。第７図
はブロックロード開始アドレスが奇Ｅ’ＪＭ地の場合の
同様のタイミング図である。

以下に、第６図と第７図とを幻照しながら第５図の動作
の説明をする。ブロックロード時にに、主記憶装置１０
６からデータ線９ａを介してデータが転送され、信号線
１９を介し７てブロックロード開始アドレスが送出され
る。本実施例で１４１このときに信号線２７がイイ号線
１９を選択している。

第６図ならびに第７図では、信号線２７の状態が％　１
Ｎのときに信号線１９が選択され、信号線２７の状態が
％　０１のときに信号線２４が１′４シ択されている。

ブロックロード開始アドレスが偶数番地の場合には、信
号線２０上の信号の状襲気０〃となり、信号純１３上の
データ書込み伊丹と第３のゲート１３３からのインバー
タ出カイへ号純２５上の信号とにより第２のゲート１３
２でＡＮＩ）Φ件が成立し、キャッシュ書込みレジスタ
１０７１１のデータ１１１込み信号線１４上の４４号の
状す１１が−１１となり、メモリデータが格納される。

（？＋′ｔ’　６１ｙａにおける１、　　とｔ３との間
のタイミングを＄１ｉＱｏ）信号線１４上の信号の状態
が％　ｌ〃トｆｚることにより第４のゲート１３４を介
して信号線ＩＴ上の信号の状態が−１〃となり、２Ｔ遅
延回路１１２が起動される。（ｆ、１１，６図における
ｔ２とｔ３　との間のタイミングを参照。）本実施例で
は、ブロックロード開始アドレスが偶数番地の場合に（
Ｅ？号紐線２Ｂ３０上の信号の状態は共に気ＩＮである
。（第６図におけるｔ２　とｔｌｌとの間のタイミング
を参照。）２Ｔ遅延回路１１２の出力は信号線１８を介
して送出され、現タイミングでは状態が気Ｏ〃であるた
め、第５お上び氾６のゲート１３５，１３６のＡＮＤφ
件が成立せず、キャッシュメモリ川込み信号ｉ−ｉ悄号
Ｎ２９，３１上で状ｉ？力い０〃であり、キャッシュメ
モリ１０５にキャッシュ″ｆ１込みレジスタ１０７１の
内容は書込まれない。（第６図におけるも２　とｔ３　
との間のタイミングヲ苧照１ｐ次のタイミングでは、信
号線２γが信号線２４を選択するようにアドレス切換回
路１０ａがｆｌ：！Ｉ御される。（第６図におけるｔ３
　とｔ４　との間のタイミングを参照。）アドレスレジ
スタ１１０に附アドレス信号線２２を介してブロックロ
ード開始アドレスがセットされる。伊丹＃　２０−１：
のイ、１号の状ＩＪ４４ま気１　ｆとなり、この信号と
１４Ｊ１３のゲー　ｌ−１３３の正出力から信号線２６
を介して送出式れる信号とで第１のゲート１３１により
ＡＮＤ条件が成立し、キャッシュ書込みレジスタのデー
タ利潤み４５１号が４８２号Ｉ’ｄ　１５　Ｊ二で蟻　
１　＃となってメモリデー゛−夕が（名納される。以上
により、キャッシュ店４込みレジスタ１０７１１．１０
７１２にデータが柵体まれる。

さらに、次のタイミングで、アドレスカウントアツプ回
路１１１によってブロックロード開始゛アドレスに＋１
だけ増分されたアドレスがアドレスレの１８号は再び気
０〃となり、上記と回４１ｉｆ〈にギャッシュＷ↑込み
レジスタ１０７１１に新しいデータが７１込プれる。ま
た、このタイミングで２１遅ｉ４回路１１２０１ｈ力の
状態が−１７となシ、上記のように信号線２８．３０上
の信号の状態は鳩１〃である。したがって、第５および
第６のゲート１３５゜１３６によりＡＮＤ条件が成立し
、キャッシュメモリ１０５のデータ書込み信号線２９．
３１上の信号の状態がへ１１となる。したがって、キャ
ッシュ書込みレジスタＩＱ７１１に新しいデータが書込
壕れると同時に、それまでキャッシュ書込みレジスタ１
０７１１に書込まれていたデータは、キャッシュ書込み
レジスタ１０７１２の内容とともにキャッシュメモリ１
０５に書込まれる。上記のルＩＪ作を繰り返すことによ
り、ブロックロードが実行される。ブロックロードが終
了すると、信号線２７により信号線１９が選択されるよ
うにアドレス切換回路１０９が制御され、信＠糾１３，
２８゜３０上の信号の状態は％０＃となる。（第６図妊
おけるｔｌｏとｔｌｌとの間のタイミングを参照。）次
に、ブロックロード開始アドレスが右ｔ９番地の場合を
考えてみると、ブロックロードが開始するときには信号
線２０上の信号の状９、目は寮１〃となり、キャッシュ
６ｆＬ込みレジスタ１０７１２に最初にデータが書込ま
れる。（第７図におけるＬ２　　とｔ３　との間のタイ
ミングを参照。）次のタイミングでアドレスがカウント
アツプされ、信号純２ｏ上の４８号の状態は気０〃とな
り、キャッシュ店込みレジスタ１０７１１にデータが碧
込まれる。（第７図におけるｔ３とｔ、４との間のタイ
ミングをね照。）さらに、このタイミングでキャッシュ
書込みレジスタ１０７１２のデータのみがキャッシュメ
モリ１０５に引込まれる。このため、現タイミングで２
１遅延回路１１２の出力の状態が電工〃となるようにキ
ャッシュメモリ制御回路１０３けブロックロードが開始
されるＩＴ（タイミング）前に信号線１６上の信号の状
態を−ＩＩにする。（第７図における１１　とｔ２との
間のタイミングを参照。）！！た、現タイミングにより
キャッシュ書込みレジスタ１０７１２のデータのみをキ
ャッシュメモリ１０５に■込むようにキャッシュメモリ
制御回路１０３は信号線２Ｂ上の信号の状態を１１　ｇ
　／Ｌにすると共に、信号線３０上の信号の状態を一１
〃にする。（第７図におけるｔ３とｔ４　との間のタイ
ミングを参照。）この制御によシ第５および第６のゲー
ト１３５，１３６のうち、第６のゲート１３６のみによ
りＡＮＤ条件が成立シ２、キャッシュ書込みレジスタ１
０７１２のデータがヤーＹツシュメモリ１０５に書込ま
れる。

次のタイミングで、信号線２０上の信号の状態は％　１
１となシ、キャッシュ書込みレジスタ１０７１２に新た
なデータが引込まれる。（第７図におけるＥ４とｔ５と
の間のタイミングを参照。）さらに、次のタイミングで
、信号線２０上の信号の状態は気０〃となり、キャッシ
ュ引込みレジスタ１０７１１に新たなデータが引込まれ
ようとする。

（第７図におけるｔ５　とｔ６との間のタイミングを参
照。）このときには２Ｔ遅延回路１１２の出力の状８は
亀１〃となるが、信号ｉ！１１２８．３０上の信号の状
態は共に％　ｌＮに制御されているため、第５および爪
６のゲート１３５，１３６によりＡＮ、Ｄ！件が成立し
、キャッシュ書込みレジスタ１０７１１に新しいデータ
が宍込まれる。これと同時に、それまでキャッシュ店込
みレジスタ１０７１１に町込寸わていたデータｄ、キャ
ッシュ書込みレジスタ１０７１２の内容とともにキャッ
シュメモリ１１５にＶ）適寸れる。斯くしてブロックロ
ードが続けられるが、最後にキャッシュ引込みレジスタ
１０７１１にデータが書込まれるとブロックロードが終
了する。（第７図におけるｔｏ　　とｔｌ、。

との間のタイミングを参照。）このデータは第７図にお
けるｔｌｌとｔｌ２との間のタイミングでキャッシュメ
モリ１０５に書込まれる。このとき、キャッシュ書込み
レジスタ１０７１１の内容のみがキャッシュメモリ１０
５に彷込まれるように、■込み指示制御回路１１４１に
より信号線２８の信号の状ｆ１４がＬ’ｌ　１　／／に
され、信号線３０上のイ菖３）の状態が気０〃にされる
。

本実施例においてに、上記のようにしてブＴ】ツクロー
ドが実行さ第１るが、イ【号ｉｔ＃Ｆ２９，３１＋のキ
ー＼・ソシュメモリ裏込入イト１号が第６図で６丁ｔ　
；イミングｔ２−ｔ４　＋ｊ！ｌ　　ｔｏ　＋ｊ７　　
”［１＋’９−　ｊｌ。

の間のタイミングに中断され、第７図でし７１タイミン
グｊ２　　Ｆ　ｒＦ　　第６１ｊ６−ｔ７　ｒＦ　　第
９の間のタイミングに中断される。この間、中央処理装
置１０１からキャッシュメモリ１０５へのアクセスが可
能となる。

（発明の効果） 本発明には以上説明したように、キャッシュ書込みレジ
スタにより主記憶装置からＭＰ、出されるバイト幅と同
じバイト幅でキャッシュメモリにデータを引込む代わり
に、主記憶装置から読出すバイト幅の２倍のバイト幅で
データを書込むことのできるように構成することにより
、ミスヒツトが発生したときにもキャッシュメモリがキ
ャッシュ引込みレジスタに拘束されない空時間が捻出さ
れるようになり、ブロックロードと並行して処理されて
いる命令の処理ザイクルの中断を防ぐことができるため
、これによって命令処理時間も著しく旬縮できるという
効果がある。

【図面の簡単な説明】

第１図は従来の情報処理装置１７の一例を示すブロック
ト１である。 第２図＆′ｉげ１，１図しこ示す４１〜報処理装置Ｋ１
の動作を示すタイミング図である。 第３図は本発明による情報処理装置の一実施例を示すブ
ロックト１である。 第４図は嶋３図に示す情報処理装置の動作を示すタイミ
ング図である。 第５図は本発明による第３図の情報処理装置におけるキ
ャッシュ書込みレジスタと、書込み指示制御回路と、キ
ャッシュメモリとの詳細を示すブロック図である。 第６図と第７図とは第５図の回路部分の動作タイミング
の詳細を示すものであυ、第６図はブロックロード開始
アドレスが偶数番地の場合、第７図はブロックロード開
始アドレスが奇数番地の場合の動作タイミングをそれぞ
れ示す図である。 １０１・・・中央処理装置 １０２・・・命令先取シ回路 １０３−＠・キャッシュメモリ制御回路１０４．１０４
１　　・・・橢込み指示制御回路１０５・・・キャッシ
ュメモリ １０６・・・主記憶装置 １０７．１０７１，１０７１１，１０７１２・・・参−
キャッシュ書込みレジスタ ｉｏａ、ｉｏａ１・・・リードデータｌ；ＩＩ換回路１
０９・−・アドレス切換回路 １１０・９・アドレスレジスタ １１１・拳ｅアドレスカウントアツプ回路１１２・・Φ
２Ｔ遅延回路 １２１・参・インストラクションバッファＣ１〜Ｃ４・
９１１命令処理ザイクル Ｍ　、　Ｊ）　、　Ａ　、　Ｒ、Ｅ　、　Ｗ　、　Ｙ　
、　Ｓ　、　Ｌ　−−−−・・処理の内容 Ｘ　ＩＩ　ｅ　＠キャッシュアクセス不”］　時間１〜
３１，４ａ、９ａ、１０ａ、１０ｂ＊ｅ＊・・・信号＃
；１ 特許出願人　日本電気株式会社 代理人　弁理士　九　ノ　ロ　　　壽 才１図 才２図 Ａ’　３図 ス・４図 第５図 オ６図

Claims (1)

1. 【特許請求の範囲】 主記憶装置の複数の情報ブロックデータの写しを備えて
   主記憶装置の代わりに中央処理装置との間で情報へ授受
   を行うためのキャッシュメモリと。 前記中央処理装置により要求されたアドレスが前記キャ
   ッシュメモリに登録されているか否かをチェックし、登
   録されていれば前記キャッシュメモリに対して読出しの
   指示を送１１１シ、登録さねていなければミスヒツトと
   して前記主記憶装置にブロックロード要求を送出するた
   めのキャッシュメモリｔｌｔｌｌ　１１１回路と、前記
   ブロックロードを＜−ｊうときに前記牢記１意装置から
   阿売出されてきたＮ（正整数）バイト幅のデータ語を一
   時記憶しておき、必ｇ　１ときに前記キャッシュメモリ
   に皐）込むための２Ｎバイト幅の容量を備えたキャッシ
   ュ別込みレジスタと、前ＨＯキャッシュメモリ制御回路
   からの店込み指示を受けて前記牢記憶装ｆｆＪから前記
   キャッシュ書込みレジスタに読出されたデータ語のアド
   レスが偶数番地であるときにＣ１次の番地の内容も前記
   キャッシュ書込みレジスタに読、出し、２Ｎバイト幅の
   データが’ｔｉｉ１つたところで前記キャッシュメモリ
   に対する書込みを前記キャッシュ書込みレジスタと前記
   キャッシュメモリとに指示し、奇わ番地であるときには
   次のデータを待たずに前記キャッシュメモリに対してギ
   １込みをｔ′〒うよう前記キャシュ書込みレジスタと前
   記キャッシュメモリドに指示するための書込み指示ＩＮ
   ＋御１ｉ’ｉｌ路とケ二より構成した情報処理装置。