JPS6254465A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はゲートターンオフサイリスタやトランジスタな
どの半導体スイッチング装置に係り、特にその最大遮断
Ｍｌ流を大きくするに好適な半導体装置に関する。

（発明の背景） 大容量のゲートターンオフサイリスタ（以下、ＧＴＯと
略称）やトランジスタは、ｎエミツタ層を１個以上のほ
ぼ一定幅の細長い短冊状から成るものとし，これに隣接
するベース層と共に半導体基体の一力の主表面に露出せ
しめ、各短冊状領域には一方の主電極が低抵抗接触され
、また前記べ一ス層には各短冊状領域を実質的に取り囲
むよう圧制御電極が低抵抗接触され、さらに、半導体基
体の他方の主表面には他方の主電極か低抵抗接触され，
各を極が夫々一対の主端子と制御端子に接続された構成
となっている。

以下ＧＴＯを例に採って、そのターンオフ動作を説明す
る。

上記構造を有するＧＴＯのターンオフ動作は。

良く知られているように、半導体基体の中に蓄積された
電子、正孔などの過剰キャリアを負のゲート電流によっ
て累早く外部に排除することで起る。

そして、電流の導通領域からゲート電流をできるだけ引
き出し易くして、ターンオフを速くするために、上記の
ように周囲をゲート電極で取り囲んだ、細長い短冊状の
カンードエミッタ層（以下。

単位ＧＴＯと略称する）構造を採用し、これを電流容量
に応じて半導体基体内に多数並置している。

大容量化に適した単位ＧＴＯの配置として，半導体基体
内Ｋ、同心円状かっ多重リング状に、単位ＧＴＯを配置
した構造が従来から考案されている（特願昭５４ー８４
９６４号及び特開昭５６−１３１９５５号など参照）。

しかし、前記のような従来構造にも限界があり。

半導体基体の寸法が大きくなるにしたがって、単位ＧＴ
Ｏの数を増しても所望の最大遮断電流を得ることができ
ないという問題が生じている。

本発明者等が，その最大遮断ｆ！Ｌ流が単位ＧＴＯの数
に比例して増大しない原因を究明した結果。

半導体基体が大口径になるにしたかい、半導体基体の面
内での単位ＧＴＯのターンオフ動作の不均一が大きくな
り、ターンオフ動作の一番遅れている単位ＧＴＯＫ，先
にターンオフ動作した単位ＧＴＯから電流が移ってきて
，電流集中を生じるためであることが分った。

また、半導体基体内の単位ＧＴＯ間のターンオフ動作の
不均一が大きくなる原因には２つあることが分った。

１つは，単位ＧＴＯそのものの特性のばらつきが大きく
なっていることである。製作プロセスにおいて・半導体
基体の外周部は、熱歪等によって、その中心部よりキャ
リアのライフタイムが短がくなる傾向疋あり，半導体基
体を大口径化することＫより，外周部と中心部との距離
が大となって。

その分特性のばらつきも大きくなるものである。

もう一つの原因は，制御電極接続部（外部１１一ド端子
）からみた各単位ＧＴＯの制御電極のインピーダンス差
によってそれぞれの単位ＧＴＯに分配されるゲート電流
に不均一が生じていることである。

前述したように，大容量ＧＴＯでは、一方の主表面に主
電極と制御電極が露出され、それぞれが圧接によって外
部への取り出し端子に低抵抗接触されている。

この場合、両者を全面圧接しようとすると、圧接電他を
微細化する必要があり、その位置合せも難かしくなるの
で、主電極のみを全面圧接し、制御１！極は部分圧接で
外部リード端子に＠続されるのが普通である。

このため１部分圧接された近傍の単位ＧＴＯに対して１
部分圧接部から遠く離れた単位ＧＴＯのゲート′！を流
は、半導体基体に設けられた制御電極を通って流れる距
離が長くなり、その間のインピーダンスの差によって、
それぞれの単位ＧＴＯに流れるゲート電流に不均一が生
じるものである。

以上のような要因によって、従来構造においては半導体
基体を大口径化しても、それに比例した所１の遮断′Ｗ
Ｌ流を得られないという問題があった。

（発明の目的） 本発明の目的は、自己遮断攪能を有する半導体装置匝係
り、特にオン電圧等の池の特性に影響を及ぼすことなく
、遮断電流を大きくすることのできる半導体装置を提供
することにある。

（発明の概要） 本発明の特徴とするとＣろは、半導体基体の１対の主表
面間に、交互に、導電型を異にする。少なくとも３つの
半導体層が、１！ｐ次積層され、一方の最外層は、短冊
状領域に分割され、かつ互いに分離されて一方の主表面
に露出し、前記最外層に隣接する中間層は、前記短冊状
領域を取り囲むように、一方の主表面に４出し、短冊状
の各一方最外層及び他方の最外層には、それぞれ主１！
極が低抵抗接触し、前記中間層には制御電極が低抵抗接
触し、短冊状の各一方最外層は制？３１　ｔ　ｔｉのリ
ード接続部に対して多重配列されている半導体装置にお
いて、前記リード接続部に近接して配列された、前記短
冊状の一方最外層を含む各単位ＧＴＯ間の、各制御電極
から外部リード端子に至るインピーダンスの差（ばらつ
き）は、前記リード接続部から離れて配列された各単位
ＧＴＯ間の前記インピーダンス差に比較して、本来的に
小さいという新規な知見に基づき、前記リード接続部か
ら離れて配列された各単位ＧＴＯにおけるキャリアのラ
イフタイムを、前記リード接続部の近傍に配列された各
単位ＧＴＯにおけろキャリアのライフタイムに比較して
実質的に短くすることにより、前記リード接続部から遠
い位置にある各単位ＧＴＯが、近い位置にあるものより
も早期にターンオフし、これによって前記リード接続部
から近い位置にある各単位ＧＴＯにターンオフ最終時の
電流を集中させ、最後に残った各単位ＧＴＯを実質的に
同時にターンオフさせるように構成した点にある。

本発明者等の検討結果九よれば、各単位ＧＴＯの瞬時の
遮断電流は非常九人きく、ターンオフ最終時における並
列動作を均一化すれば、全体的な速断電流を大幅に増大
できろことが分ったからである。

また、本発明の他の特徴は、前記短冊状の一方最外層の
幅を狭くするほど、各単位ＧＴＯ間の定常導通時の電流
およびターンオフ最終時の分担電流を均一化できろとい
う事実に基づき、前記リード接続部の近傍に配列された
各単位ＧＴＯの前記一方最外層の幅を、前記リード接続
部から離れて配列された各単位ＧＴＯのそれよりも狭く
構成し、これによって、特にターンオフ最終時の分担電
流の一層の均一化をはかった点にある。

（発明の実施例） 以下、本発明をＧＴＯに適用した場合の一実施例を添付
の図面を参照して説明する。

第１〜第２図は本発明の一実施例である。第１図はＧＴ
Ｏのカソード側平面パターンを四半分にして示す図であ
り、ゲート接続部Ｃ１を、リング状かつ多ｉ同心円状九
配クリされた単位ＧＴＯ配列の中間に設けた、いわゆる
中間リングゲート構造の場合を示している。第２図は、
第１図のＡ　−Ａ’線に沿う断面図である。

当業者には周知であり、また第２図の断面図から分るよ
うに、半導体基体ｌの内部にはＰエミッタ層１１．ｎベ
ース層１２．ｐベース１Ｊ１１３．およびｎエミツタ層
１４か形成され、前記各層間にはサイリスタ動作をする
ため罠必要なｐｎ接合が形成されている。

そして、ｐエミッタ層１１１Ｃはアノード電［２０が、
ｎエミツタ層１４罠はカソード電極２が、またｐバー１
層１３１Ｃはゲート電極３およびゲート接続部Ｃ１かそ
れぞれ導電接続されている。

ここで、図示したように、ゲート接続部Ｃ８に近接する
領域を領域■とし、他の領域を領域工及び領域■とする
と、領域■のライフタイムに対して領域工及び領域■の
実質的なライフタイムが短かくなるように構成されてい
る。

このような領域■と領域工及び■のライフタイムコント
ロールが１例えば金等の重金属−すなわち、ライフタイ
ムキラーの選択拡散の他、電子線やγ線を選択的に照射
することによって容易に実現できることは、当業者には
良く知られ、ているところである。

また、第５図（ａｔ　（ｂ）に示すように、ｐエミッタ
１１の１部に高濃変のｎ＋層領域を設ける、いわゆるｐ
エミッタ短絡構造にして、その短絡幅を変えることによ
っても、実質的なライフタイムのコントロールを容易に
実現できるものである。

第５図（＆）は頭載Ｉおよび■の−すなわら、第１図の
Ｂ−Ｂ’、Ｅ−ｇ’線にそう断面図であり、同図（ｂｌ
は原′Ｊ、ｌｌの−すなわら、第１図のＣ−Ｃ。

Ｄ−１：）　　線に七う断面１凶である。これら両図の
比較から明らかなように、ｐエミッタ１ｄｌｌの短絡Ｍ
（ｎｌｊの大きさ）を大きくすることにより、タイムラ
イフを短くすることができる。

次に、以上に図示し、かつ説明したような構造のＧＴＯ
のターンオフ動作について説明する。

号初に、ＧＴＯにターンオフ信号が入る直前の状態につ
いて説明する。ゲート接続部に近接した領域■と他の領
域Ｉ及び■の各単位ＧＴＯに流れている電流は、実質的
なライフタイムの差により、領域■の方が大きくなって
いる。

このような状態で、ゲート電極３とカソード電極２間に
ターンオフ用のゲート電流が流入すると、元々電流が少
なく、しかもライフタイムの短かい領域■及び領域■の
各単位ＧＴＯが先にターンオフし、そこに流れていた電
流は　ゲート接続部Ｃ１に近接した領域■の各単位ＧＴ
Ｏに移動してくる。

ところで、領域■はゲート接続部Ｃの近く罠位置してい
るので、この領域■に含まれる各単位ＧＴＯ間の各制御
電極から外部リード端子に至るインピーダンスの差（ば
らつき）は、前記ゲート接ｉ部ＣＩから比較的遠くにあ
る領域工および■に含まれる各単位ＧＴＯ間のそれに較
べて本来的に小さい。

それ故に、ターンオフ終期におけろ領域■内のター／オ
フ動作が均一化され、結果的に全体的な最大連断１！流
を改善することができろ。

本発明の第２の実施例は、さら國、領域■内における各
単位ＧＴＯの最外層短冊状領域の幅を。

領域工および■内の各単位ＧＴＯのそれよりも狭く構成
し、領域■内の各単位ＧＴＯ間の分担′ｒＩＬ流均−化
と、ターンオフ最終時の並列動作均一化とをはかること
によって、最大遮断電流改善効果をより一層大としたも
のである。

以下に、本発明の第２の実施例について、第３〜第４図
を参照して説明する。第３図は、本発明の第２実施例に
おける各領域１〜■の各単位ＧＴＯの構造を説明する断
面図であり、同図ｆａ）　、　ｆｂ）はそれぞれ第１図
のＢ−Ｂ　、Ｅ−Ｅ線およびｃ−ｃ’。

Ｄ−Ｄ線に沿う断面図である。

第３図（ａｔ　（ｂｌの対比から分るように１両者の違
いは、ｎエミツタ層１４の幅である。すなわち、同図（
ｂｌに示した。ゲート接続部Ｃ，ＩＣ近接した領域■に
属する単位ＧＴＯのｎエミツタ層１４の幅Ｘ２は、同図
（ａ）の、領域Ｉ及び■に属する単位ＧＴＯのｎエミツ
タ層１４の幅Ｘ１より狭くなっていることである。

なお・ゲート耐圧の向上及びカソード電極２の圧接領域
を広くするために、半導体基体１のカソード側露出表面
のｐバー３層１３とｎエミツタ層１４の一部に、５ｔＯ
１ｌの絶ＲＭ４を形成しており、第３図（ａ）及び（ｂ
）のカソード電極２の幅は同一になっている。

第４図は、単位ＧＴＯ間の並列動作を説明するために図
示したものである。第４図に示されるように、単位ＧＴ
Ｏ間はｎエミツタ層１４を除くと、すべてが共通になっ
ている。

ここで、素子ＢＫ流れるアノード電流ｉＢに比較して素
子Ａに流れるアノード電流ｉＡが大きくなったと仮定す
ると、素子Ａの接合ＪＨの電位ｖｓ、は、素子Ｂの接合
Ｊ１２の電位Ｖ、□より高くなる。

そのために、素子Ａのアノード１を流ｌＡの一部は、ゲ
ート電極３を介して素子Ｂの接合Ｊ８２に流れ込む。す
なわち、素子Ｂにとっては、第４図に示したような、付
加的なゲート電流ｉＧＡが流れることになる。

この結果、素子Ｂの注入効率が増大し、そこに流れるア
ノード電流ｉＢが増加すると共に、’ＩＡ子Ａは注入効
率が低下するので、そこに流れろアノード電流ｉＡが減
少すること九なる。このよう疋して、並列接続された単
位ＧＴＯＫは、両者の分担電流が均一になろうとする働
きがある。

そして、ｎエミツタ層１４の幅Ｘが狭ければ狭い程、分
担電流を均一化する作用は大きくなる傾向にある。

すなわち、ＪＩｌｌ　ｌ　Ｊｆｉ！接合の、ゲート電極
３に近接した端部の電位”ＩＩとｖｓ□は、前述のよう
に・ゲート電極３によって等電位化されるが１各ｎエミ
ッタ層１４の幅Ｘの中央領域のＪ８１１　Ｊ８２接合の
電位ｖ、１′とｖ８□′は、ｐバー３層１３の横方向抵
抗で電圧降下を生じるために、電位差が生じており、こ
のために前記分担電流均一化作用が弱められようとする
か、ｎエミツタ層１４の幅Ｘを狭くすることによって、
その電位差を小さく出来、したがって、前記分担Ｘ流均
−化作用を准持できるためである。

以上述べたように、ｎエミツタ層１４の幅Ｘを狭くする
ことは、半導体基体１の製作プロセスで生じる特性のば
らつきを補正し、各単位ＧＴＯの分担電流を均一化する
効果がある。このため１本発明の領域■の各単位ＧＴＯ
に流れている電流は、領域Ｉおよび■に比べて格段に均
一化されている。

このような状態から、領域■は、領域Ｉおよび■に引き
つゾいてターンオフに至る。そして、領域■はゲート接
続部Ｃ１に近接した領域にあるので各単位ＧＴＯ間の各
制御電極から外部リード端子圧型るインピーダンスの差
（ばらつき）の影響を受けることなく、各単位ＧＴＯ間
のターンオフ動作も均一化されるので、遮１８′１ＴＩ
Ｉ流か大幅に増大するものである。

以上述べたごとく１本発明の半導体装置では、ターンオ
フ時の１！流を一旦は全体の約１／３の領域■に集中さ
せているにもかかわらず、遮げ７１２！、流を従来の約
１８０ＯＡから３０００　　Ａ以上に増大することが出
来た。

第１図で示した短冊状の各１本で構成される単位ＧＴＯ
単体での遮断電流は、約８０Ａ以上と大きく、それらの
並列動作が改善されたことにより。

前記の改善が実現されたものと推測される。

なお、もし、犬容１五〇ＴＯを構成するすべての単位Ｇ
ＴＯのｎエミツタ層１４の暢Ｘを狭くするならば、ター
ンオフ前の各単位ＧＴＯの分担１１１流は均−化芒れる
であろう。

しかしｔから・　ター／オフ時は、それぞれの制１ａｌ
ｌｆｉ極から外部リード端子に至るインピーダンスが各
単位ＧＴＯの位置によって異なるので、ターンオフ動作
にばらつきが生じろ。このため、ただ単に単位Ｇ　ＴＯ
のｎエミッタの幅を狭くするだけでは、従来の問題点を
充分に解決することは出来ない。

以上では、本発明をＧＴＯに適用した場合について説明
したが、本発明がトランジスタにも適用できることは明
らかである。

（発明の効果） 以上説明したように、本発明によれば、前記リード接続
部から離れて配列された各単位ＧＴＯに２けるキャリア
のライフタイムを、前記リード接続部の近傍に配列され
た各単位ＧＴＯにおけるキャリγのライフタイムに比較
して実質的に短くすることにより、前記リード接続部か
ら遠い位置にある各単位ＧＴＯが、近い位置にあるもの
よりも早期にターンオフし、これによって前記リード接
続部から近い位１ｆＫある各単位ＧＴＯにター／オフ最
終時の１！流を集中させ、＃Ｌｆに残った各単位ＧＴＯ
を実質的に同時にターンオンさせるように構成したので
、最大遮断電流を大きくすることができる。

さらに、前記リード接続部の近傍に配列された各単位Ｇ
ＴＯの前記−力板外層の幅を、前記リード接続部から離
れて配列された各単位ＧＴＯのそれよりも狭く構成し、
これによって、特にター／オフ最終時の分担電流の一層
の均一化をはかることにより、最大遮断電流を大きくす
ることができる。

【図面の簡単な説明】

第１図は、本発明に係るＧＴＯの四半分のカソード側平
面パターンを示す平面図、＠２図は第１図のＡ−Ａ’線
に沿う断面図、第３図（ａ）　（ｂｌは、本発明の第２
実施例におけろ、第１因のＢ−Ｂ’、Ｅ−Ｅ線およびＣ
−Ｃ、Ｄ−Ｄ線罠沿う断面図、第４図は単位ＧＴＯの並
列動作を説明するためのＧＴＯの断面図、第５図（ａｔ
（ｂｌは１本発明の＠１の実施例におけろ、第１図０）
　Ｂ　−Ｂ’　、　Ｂ　−Ｅ’線およびＣ−Ｃ、Ｄ−Ｄ
線に沿う断面図である。 ｌ・・・半導体基体、　　２・・・カソード電極、　３
・・・ゲート電極、　　１３・・・ｐベース層、　　１
４・・・ｎエミツタ層、　　２０・・・アノード電極、
　　Ｃ・・・ゲート接続部

Claims (3)

【特許請求の範囲】
1. （１）半導体基体の一対の主表面間に、交互に導電型を
   異にする少なくとも３つの半導体層が順次積層され、一
   方の最外層は短冊状領域に分割され、かつ互いに分離さ
   れて一方の主表面に露出し、前記最外層に隣接する中間
   層は、前記短冊状領域を取り囲むように一方の主表面に
   露出し、短冊状の各一方最外層及び他方の最外層には、
   それぞれ主電極が低抵抗接触し、前記中間層には制御電
   極が低抵抗接触し、これによって各短冊状領域ごとに単
   位半導体素子が形成され、かつ短冊状の各一方最外層は
   制御電極のリード接続部に対して多重配列されている半
   導体装置において、前記リード接続部に近接して配列さ
   れた前記短冊状最外層領域を含む単位半導体素子部分の
   ライフタイムを、前記リード接続部から離れて配列され
   た前記最外層短冊状領域を含む単位半導体素子部分のそ
   れよりも長くしたことを特徴とする半導体装置。
2. （２）特許請求の範囲第１項において、前記リード接続
   部に近接して配列された前記短冊状最外層領域を含む単
   位半導体素子部分のライフタイムと、その他の領域の単
   位半導体素子部分のライフタイムとの差を、短冊状の各
   一方の最外層とは反対の最外層に、それと近接する中間
   層との短絡領域を設け、前記リード接続部に近接配列さ
   れた単位半導体素子部分の前記短絡領域の大きさを、そ
   の他の領域の単位半導体素子部分のそれよりも小さくす
   ることによって実現したことを特徴とする半導体装置。
3. （３）特許請求の範囲第１項において、前記リード接続
   部に近接配接された単位半導体素子部分の前記短冊状領
   域の幅が、その他の領域の単位半導体素子部分のそれよ
   りも狭く構成されたことを特徴とする半導体装置。