JPS60107A - 差動アンプ - Google Patents
差動アンプInfo
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- JPS60107A JPS60107A JP10718083A JP10718083A JPS60107A JP S60107 A JPS60107 A JP S60107A JP 10718083 A JP10718083 A JP 10718083A JP 10718083 A JP10718083 A JP 10718083A JP S60107 A JPS60107 A JP S60107A
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- differential amplifier
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えばＭＯＳ ＦＥＴを用いだ差動アンプ
の改良に係るものである。
の改良に係るものである。
「背景技術とその問題点」
第１図において、１及び２は、互いのノースが共通接続
されたＭＯＳ ＦＥＴを示し、このＭＯＳ ＦＥＴ１及
び２の互いのゲートに差動的に入力信号源１１が接続さ
れており、ソース共通接続点に定ｔＥ流源１２が接続さ
れている。また、ドレイン及びゲートが共通接続された
ＭＯＳ ＦＥＴ６のソースが一方のＭＯＳ ＦＥＴ ２
のドレ゛インに接続されると共に、一方のＭＯＳ Ｉ？
ＥＴ２のドレインから出力端子１５が導出される。更に
、他方のＭＯ３ＦＥＴＩのドレインが電源端子１６に接
続される。
されたＭＯＳ ＦＥＴを示し、このＭＯＳ ＦＥＴ１及
び２の互いのゲートに差動的に入力信号源１１が接続さ
れており、ソース共通接続点に定ｔＥ流源１２が接続さ
れている。また、ドレイン及びゲートが共通接続された
ＭＯＳ ＦＥＴ６のソースが一方のＭＯＳ ＦＥＴ ２
のドレ゛インに接続されると共に、一方のＭＯＳ Ｉ？
ＥＴ２のドレインから出力端子１５が導出される。更に
、他方のＭＯ３ＦＥＴＩのドレインが電源端子１６に接
続される。
上述の差動アンプにおいて、利得をＡｖ、ＭＯＳＦＥＴ
２及びＭＯＳ ＦＥＴ ６の相互コンダクタンスをそ
れｅれｇｌｌ’ｌ”＋及びｇｒｎ６． ＭＯＳ ＦＥＴ
２のドレイン・ノース間抵抗をｒ２とすると、利得は で示される。一般にＭＱＳ ＦＥＴの相互コンダクタン
スｇｍは、ドレイン電流をＩＤ、ゲート・ソース間電圧
を■Ｇｓ、チャンネル幅をＷ、チャンネル長をり。
２及びＭＯＳ ＦＥＴ ６の相互コンダクタンスをそ
れｅれｇｌｌ’ｌ”＋及びｇｒｎ６． ＭＯＳ ＦＥＴ
２のドレイン・ノース間抵抗をｒ２とすると、利得は で示される。一般にＭＱＳ ＦＥＴの相互コンダクタン
スｇｍは、ドレイン電流をＩＤ、ゲート・ソース間電圧
を■Ｇｓ、チャンネル幅をＷ、チャンネル長をり。
利得定斂をβｅｆｆとすると
で示される。また、ＭＱＳ ＦＥＴのドレイン・ノース
間電圧をＶＤＳ 、アーリー電圧をＶＡとするとＩＤ で示される。ここで、アーリー電圧ＶＡは各ＭＯ３ＦＥ
Ｔに固有な値であシ、ＩＤは定電流である力・ら、ドレ
イン・ソース間抵抗ｒｄＯ値は、ドレイン−ソース間電
圧ＶＤＳの変化により変動することになる。
間電圧をＶＤＳ 、アーリー電圧をＶＡとするとＩＤ で示される。ここで、アーリー電圧ＶＡは各ＭＯ３ＦＥ
Ｔに固有な値であシ、ＩＤは定電流である力・ら、ドレ
イン・ソース間抵抗ｒｄＯ値は、ドレイン−ソース間電
圧ＶＤＳの変化により変動することになる。
特に、相互コンダクタンスｇｌηを高くするため、チャ
ンネル長りを短かくすると、アーリー電圧７５；低くな
りドレイン・ノース間抵抗ｒｄが小さくなると共に、ド
レイーン・ソース間電圧ＶＤｓの変化による影響が大き
くなる。
ンネル長りを短かくすると、アーリー電圧７５；低くな
りドレイン・ノース間抵抗ｒｄが小さくなると共に、ド
レイーン・ソース間電圧ＶＤｓの変化による影響が大き
くなる。
第１図に示ず差動アンプの利得は、前述のように、ＭＱ
Ｓ ＦＥＴの相互コンダクタンスｇｌＴｌとＭＱＳ Ｆ
ＥＴ２のドレイン・ソース間抵抗ｒ２の値によるので、
ドレ・ｒン・ソース間抵抗ｒ２が入力信号に応じたドレ
イン・ソース間電圧ＶＤＳにより変化すると、アンプの
直線性が、、ｌｐ、 （なる問題点が生じる。
Ｓ ＦＥＴの相互コンダクタンスｇｌＴｌとＭＱＳ Ｆ
ＥＴ２のドレイン・ソース間抵抗ｒ２の値によるので、
ドレ・ｒン・ソース間抵抗ｒ２が入力信号に応じたドレ
イン・ソース間電圧ＶＤＳにより変化すると、アンプの
直線性が、、ｌｐ、 （なる問題点が生じる。
史に、 ＭＱＳ Ｉｉ”Ｅ’ｌ’ ２のゲート・ドレイ
／間に存在する帰還答ｈ１のため高周波特性が悪い欠点
もあった。
／間に存在する帰還答ｈ１のため高周波特性が悪い欠点
もあった。
［−発明の１，１的−１
この発明は、直線性が優れ、高周波特性の良好な差動ア
ンプの提供を目的とするものである。
ンプの提供を目的とするものである。
「発明の概要」
この発明は、第１及び第２のＦＥＴのゲートに差動的に
人力信）Ｊ源が接続されると共に、第１及びＩＳ ２
Ｌ７．） ＦＥＴのソースが共通接続され、このノース
共通接続点に定電流源が接続されだ差動アンプにおいて
、 この差動アンプに対する入力信号がそのゲートに加えら
れる第３のＦＥＴ及び第４０ＦＥＴからなる他の差動ア
ンプを設け、第１のＦＥＴのドレインに第５のＦＥＴの
ソースを接続すると共に、第２のＦＥＴのドレインに第
６のＦＥＴのソースを接続し、第５及び第６のＦＥＴの
ドレインを負荷を介して電源端子に接続し、第４のＦＥ
Ｔのドレインを第５のＦＥＴのゲートに接続すると共に
、第３のＦＥＴのドレインを第６のＦＥＴのゲートに接
続するようにしだ差動アンプである。
人力信）Ｊ源が接続されると共に、第１及びＩＳ ２
Ｌ７．） ＦＥＴのソースが共通接続され、このノース
共通接続点に定電流源が接続されだ差動アンプにおいて
、 この差動アンプに対する入力信号がそのゲートに加えら
れる第３のＦＥＴ及び第４０ＦＥＴからなる他の差動ア
ンプを設け、第１のＦＥＴのドレインに第５のＦＥＴの
ソースを接続すると共に、第２のＦＥＴのドレインに第
６のＦＥＴのソースを接続し、第５及び第６のＦＥＴの
ドレインを負荷を介して電源端子に接続し、第４のＦＥ
Ｔのドレインを第５のＦＥＴのゲートに接続すると共に
、第３のＦＥＴのドレインを第６のＦＥＴのゲートに接
続するようにしだ差動アンプである。
［一実施例］
この発明の一実施例について図面を参照して説明する。
第２図において１及び２は互いのソースが共通接続され
たＭＱＳ ＦＥＴを示し、このＭＱＳ ＦＥＴ１及び２
の互いのゲートに差動的に入力信号源１１が接続されて
おり、ソース共通接続点に定電流源１２が接続され、差
動アンプが構成される。
たＭＱＳ ＦＥＴを示し、このＭＱＳ ＦＥＴ１及び２
の互いのゲートに差動的に入力信号源１１が接続されて
おり、ソース共通接続点に定電流源１２が接続され、差
動アンプが構成される。
また、入力信号源１１が差動的に夫々のゲートに接続さ
れたＭＯＳＦＥＴ７及びＭＱＳ ＦＥＴ８により、基準
の差動アンプが構成される。
れたＭＯＳＦＥＴ７及びＭＱＳ ＦＥＴ８により、基準
の差動アンプが構成される。
つ−まり、ＭＱＳ ＦＥＴ７及びＭＱＳ ＦＥＴ８は互
いのソースが共通接続され、このＭＱＳ ＦＥＴ７及び
ＭＯＳＦＥＴ ８の各々のドレインと電源端子１７間に
ゲート及び１・し・ｒンが共通接続されたＭＱＳ ＦＥ
Ｔ９及びＭＯ８ＦＥ′ｒ１０が夫々挿入される。
いのソースが共通接続され、このＭＱＳ ＦＥＴ７及び
ＭＯＳＦＥＴ ８の各々のドレインと電源端子１７間に
ゲート及び１・し・ｒンが共通接続されたＭＱＳ ＦＥ
Ｔ９及びＭＯ８ＦＥ′ｒ１０が夫々挿入される。
ＭＱＳ Ｆｌ■Ｔ１のドレインがＭＱＳ ＦＥＴ３のノ
ースに接続され、 Ｍ□Ｓ ＦＥＴ ３のゲートが基亭
差動ア／プのＭＱＳ Ｆｌシ′１゛７のドレインに接続
され、ＭＱＳ ＦＥＴ３のドレインがＭＱＳ Ｉ？ＥＴ
５のソースに接続され、その接ＵＬ点から出力端子１
４が導出される。ＭＯ５Ｉ？１！、′■゛５は、ゲート
どドレインが共通接続され、この共通接続点が電源端子
１６にグ続され負荷とさｔする。
ースに接続され、 Ｍ□Ｓ ＦＥＴ ３のゲートが基亭
差動ア／プのＭＱＳ Ｆｌシ′１゛７のドレインに接続
され、ＭＱＳ ＦＥＴ３のドレインがＭＱＳ Ｉ？ＥＴ
５のソースに接続され、その接ＵＬ点から出力端子１
４が導出される。ＭＯ５Ｉ？１！、′■゛５は、ゲート
どドレインが共通接続され、この共通接続点が電源端子
１６にグ続され負荷とさｔする。
他方のＭＱＳ ＦＥＴ２のドレインがＭＱＳ ＦＥＴ４
の７−スニ接！ｊｅ サレ、ＭＱＳ ＦＥ、Ｔ ４ ノ
ゲー） カＭＯ５Ｆｌ、ｌ；Ｔ８のドレ・［ンに接続さ
れ、ＭＱＳ ＦＥＴ ４のトレインがＭＱＳ Ｆｙ；ｑ
−６のソースに接続され、その接続点から出力端子１５
が導出される。ＭＱＳ ＦＥＴ６はゲートとドレインが
共通接続され、この共通接続点が電源端子１６に接続さ
れ、負荷とされる。
の７−スニ接！ｊｅ サレ、ＭＱＳ ＦＥ、Ｔ ４ ノ
ゲー） カＭＯ５Ｆｌ、ｌ；Ｔ８のドレ・［ンに接続さ
れ、ＭＱＳ ＦＥＴ ４のトレインがＭＱＳ Ｆｙ；ｑ
−６のソースに接続され、その接続点から出力端子１５
が導出される。ＭＱＳ ＦＥＴ６はゲートとドレインが
共通接続され、この共通接続点が電源端子１６に接続さ
れ、負荷とされる。
上述の構成を有するこの発明の一実施例において、入力
信号源１１よシ差動アンプの一方のＭＯＳＦＥＴ １の
ゲートに高いレベルの電圧が供給され、他方のＭＯＳＦ
ＥＴ２のゲートには差動的に低いレベルの電圧が供給さ
れると、ＭＯＳ ＦＥＴ １のドレイン（０点）におけ
る電圧が下がろうとし、またＭＯＳＦＥＴ ２のドレイ
ン（Ｄ点）における電圧が上がろうとする。
信号源１１よシ差動アンプの一方のＭＯＳＦＥＴ １の
ゲートに高いレベルの電圧が供給され、他方のＭＯＳＦ
ＥＴ２のゲートには差動的に低いレベルの電圧が供給さ
れると、ＭＯＳ ＦＥＴ １のドレイン（０点）におけ
る電圧が下がろうとし、またＭＯＳＦＥＴ ２のドレイ
ン（Ｄ点）における電圧が上がろうとする。
一方、その時ＭＯ５ＦＥＴ ７及びＭＯＳ ＦＥＴ ８
から構成される基準差動アンプにおいて、 ＭＯＳ Ｆ
ＥＴ７のゲートには低いレベルの電圧が、 ＭＯＳ Ｆ
ＥＴ８のゲートには高いレベルの電圧がそれぞれ供給さ
れるので、 ＭＯＳ ＦＥＴ ７のドレイン（Ａ点）に
おける電圧は上がり、 ＭＯＳ ＦＥＴ ８のドレイン
（Ｂ点）における電圧は下がる。ＭＯＳ ＦＥＴ ７の
ドレインは、ノースがＭＯＳ ＦＥＴ １のドレインに
接続されたＭＯＳＦＥＴ ３のゲートに接続されている
ので、Ａ点における電圧が上がることによりＭＯＳ Ｆ
ＥＴ３のソース（０点）における電圧が上がろうとする
。また、ＭＯＳ ＦＥＴ ８のドレインにおける電圧が
下がることにより、ゲートがＢ点に接続されたＭＯＳ
ＦＥＴ４のノース（Ｄ点）における電圧が下がろうとす
る。
から構成される基準差動アンプにおいて、 ＭＯＳ Ｆ
ＥＴ７のゲートには低いレベルの電圧が、 ＭＯＳ Ｆ
ＥＴ８のゲートには高いレベルの電圧がそれぞれ供給さ
れるので、 ＭＯＳ ＦＥＴ ７のドレイン（Ａ点）に
おける電圧は上がり、 ＭＯＳ ＦＥＴ ８のドレイン
（Ｂ点）における電圧は下がる。ＭＯＳ ＦＥＴ ７の
ドレインは、ノースがＭＯＳ ＦＥＴ １のドレインに
接続されたＭＯＳＦＥＴ ３のゲートに接続されている
ので、Ａ点における電圧が上がることによりＭＯＳ Ｆ
ＥＴ３のソース（０点）における電圧が上がろうとする
。また、ＭＯＳ ＦＥＴ ８のドレインにおける電圧が
下がることにより、ゲートがＢ点に接続されたＭＯＳ
ＦＥＴ４のノース（Ｄ点）における電圧が下がろうとす
る。
このように、０点では、ＭＯＳ ＦＥＴ １を介された
信号電圧とＩｖｉＯ５ＦＥＴ ７及び３を介された信号
電圧とが打ち消し合い、信号電圧が現れない。同様にＤ
点では、Δ４０ＳＦＥＴ２を介された信号電圧とＭＯＳ
ＦＥＴ８及び４を介された信号電圧とが打ち消し合い、
信号電圧が現れない。したがって、入力信号を増幅する
差動アンプのＭＯＳ ＦＥＴＩ及び２のドレインソース
間電圧ＶＤＳは、入力信号によって変化せず、夫々のド
レイン・ソース間抵抗が人力信号のレベルによって変動
することを防止できる。
信号電圧とＩｖｉＯ５ＦＥＴ ７及び３を介された信号
電圧とが打ち消し合い、信号電圧が現れない。同様にＤ
点では、Δ４０ＳＦＥＴ２を介された信号電圧とＭＯＳ
ＦＥＴ８及び４を介された信号電圧とが打ち消し合い、
信号電圧が現れない。したがって、入力信号を増幅する
差動アンプのＭＯＳ ＦＥＴＩ及び２のドレインソース
間電圧ＶＤＳは、入力信号によって変化せず、夫々のド
レイン・ソース間抵抗が人力信号のレベルによって変動
することを防止できる。
第３図へに、ＭＯＳ ＦＥＴ ７及びＭＯＳ ＦＥＴ
８により構成される基準差動アンプの小信号等価回路を
示す。第３図に！＋’いて、ｇｍ’−ｇｌｎｌＯは、Ｍ
ＯＳ ＦＥＴ１〜１０のそれぞれの相互コンダクタンス
を示ず。
８により構成される基準差動アンプの小信号等価回路を
示す。第３図に！＋’いて、ｇｍ’−ｇｌｎｌＯは、Ｍ
ＯＳ ＦＥＴ１〜１０のそれぞれの相互コンダクタンス
を示ず。
１、ｒ２．ｒ３．ｒ４．ｒ７．ｒ８は、ＭＯＳ ＦＥＴ
１ 、 ＭＯＳＦＥＴ ２ 、 ＭＯＳ ＦＥＴ ３
、 ＭＯＳ ＦＥＴ ４ 、 ＭＯＳ ＦＥＴ７ 、
ＭＯＳ Ｉ＝’ＥＴ ８のそれぞれのドレイン・ソー
ス間抵抗を示す。ｖａ 、 ｖｂ 、 ｖｃ 、 ｖｄ
は、第３図におけるＡ点、Ｂ点、０点、Ｄ点のそれぞれ
の信号電圧を示す。＋＋、ｉ３は、それぞれＭＯ５ＦＥ
ＴＩ及びＭＯＳ ＦＥＴ３のドレイン電流を示す。
１ 、 ＭＯＳＦＥＴ ２ 、 ＭＯＳ ＦＥＴ ３
、 ＭＯＳ ＦＥＴ ４ 、 ＭＯＳ ＦＥＴ７ 、
ＭＯＳ Ｉ＝’ＥＴ ８のそれぞれのドレイン・ソー
ス間抵抗を示す。ｖａ 、 ｖｂ 、 ｖｃ 、 ｖｄ
は、第３図におけるＡ点、Ｂ点、０点、Ｄ点のそれぞれ
の信号電圧を示す。＋＋、ｉ３は、それぞれＭＯ５ＦＥ
ＴＩ及びＭＯＳ ＦＥＴ３のドレイン電流を示す。
第３図Ａより、Ａ点の電圧ｖａは、
であり、Ｂ点の電圧ｖｂは、
である。
第３図ＢにＭＯＳ ＦＥＴ １及びＭＯＳ ＦＥＴ ２
により構成される差動アンプの小信号等価回路を示す。
により構成される差動アンプの小信号等価回路を示す。
等価回路より
（３） （、＋：）式より、ＭＯＳ ＦＥＴ １を流れ
るドレイン電流１１ｖｃ＝ｔ°＋１＋より ０点の電圧ｖｃが０となるのは、（う）０式よりｒＴ
〉ニー、上ｒ３ｇｍｌ ’３＞ ””’ ならばｇｍ！
＋ ２ ｇｍ５ ↓ｒｌ ｒ：（ｇｌｌｌ＋ ＝土ｒ ｌｒ３ ｇ ｍ３
正−（：）２゛２ ｇｍ９ ・°・ ｇｌ１１３ ≠ｇｍ９−・・・・・・・・■ｇ
ｍｌ ｇｍ７ ＭＯＳ ＦＥ′ｒ’の相互コンダクタンスは、で決まる
ので、０式より の関係が成り立つとき、Ｃａに信号電圧力ニ現れず、ド
レイン・ソース間抵抗の影響を受けない。
るドレイン電流１１ｖｃ＝ｔ°＋１＋より ０点の電圧ｖｃが０となるのは、（う）０式よりｒＴ
〉ニー、上ｒ３ｇｍｌ ’３＞ ””’ ならばｇｍ！
＋ ２ ｇｍ５ ↓ｒｌ ｒ：（ｇｌｌｌ＋ ＝土ｒ ｌｒ３ ｇ ｍ３
正−（：）２゛２ ｇｍ９ ・°・ ｇｌ１１３ ≠ｇｍ９−・・・・・・・・■ｇ
ｍｌ ｇｍ７ ＭＯＳ ＦＥ′ｒ’の相互コンダクタンスは、で決まる
ので、０式より の関係が成り立つとき、Ｃａに信号電圧力ニ現れず、ド
レイン・ソース間抵抗の影響を受けない。
同様に、Ｄ点の信号電圧ｖｄ力ＸＯとなるのは１呼ユよ
ロユ、、＝＝、０ ｇｍ２ ｇｍ８ の関係が成り立つ時で、この時Ｄ Ａに信号７５；現れ
ずドレイン・ソース間抵」九の影響を受けない。
ロユ、、＝＝、０ ｇｍ２ ｇｍ８ の関係が成り立つ時で、この時Ｄ Ａに信号７５；現れ
ずドレイン・ソース間抵」九の影響を受けない。
第４図にこの発明の他の実施ｆｉｌを示す。ｍｌ述の一
実施例においては、差動アンプを構成するＭＯ５ＦＥＴ
１及び２のソース共通接続７ａと基準差動アンプを構成
するＭＯ５ＦＥＴ７及び８のノース共通接続点とが、別
々の電流源に接続されると共に、異なる電源が用いられ
ているのに対し、第４図に示す他の実施例においては、
差動アンプ及び基準差動アンプとで共通の定電流源１２
及び電源が用いられている。′まだ、基準差動アンプの
負荷であるＭＯ５ＦＥＴ９及び１０のそれぞれのゲート
は共通接続され、その接続点に電源端子１８が接続され
、この電源端子に直流電圧が加えられる。
実施例においては、差動アンプを構成するＭＯ５ＦＥＴ
１及び２のソース共通接続７ａと基準差動アンプを構成
するＭＯ５ＦＥＴ７及び８のノース共通接続点とが、別
々の電流源に接続されると共に、異なる電源が用いられ
ているのに対し、第４図に示す他の実施例においては、
差動アンプ及び基準差動アンプとで共通の定電流源１２
及び電源が用いられている。′まだ、基準差動アンプの
負荷であるＭＯ５ＦＥＴ９及び１０のそれぞれのゲート
は共通接続され、その接続点に電源端子１８が接続され
、この電源端子に直流電圧が加えられる。
前述の実施例においては、電源端子１７から供給される
直流電源を変化させることにより、あるいは、定電流源
１３を女化させることにより、Ａ点及び１３点の直流的
な電圧変化を生じさせ、出力のダイナミックレンジを変
化させることができる。
直流電源を変化させることにより、あるいは、定電流源
１３を女化させることにより、Ａ点及び１３点の直流的
な電圧変化を生じさせ、出力のダイナミックレンジを変
化させることができる。
一方、他の実施例においては、電源端子１８から供給さ
れる直流電圧を変化させることにより、同様に、Ａ点及
び１３点の直流電位を変え、出力のダイナミックレンジ
を変化させることができる。
れる直流電圧を変化させることにより、同様に、Ａ点及
び１３点の直流電位を変え、出力のダイナミックレンジ
を変化させることができる。
この発明の他の実施例において、ＭＯＳ ＦＥＴＩ 。
ＭＯ’Ｓ ＦＥＴ ２ 、 ＭＯＳ ＦＥＴ ７ 、
ＭＯＳ ＦＥＴ ８としてＬ（チャンネル長）及びＷ（
チャンネル幅）が互いに等しいものを用いると、 ｇｍｌ ” ｇｍ？ 、 ｇｍ２ ＝ ｇｍ８となり、
とすることにより、０点及びＤ点に信号電圧があられれ
ず、ＭＯＳ ＦＥＴ１及び２のドレイン・ソース間抵抗
の影響を受けないようにできる。
ＭＯＳ ＦＥＴ ８としてＬ（チャンネル長）及びＷ（
チャンネル幅）が互いに等しいものを用いると、 ｇｍｌ ” ｇｍ？ 、 ｇｍ２ ＝ ｇｍ８となり、
とすることにより、０点及びＤ点に信号電圧があられれ
ず、ＭＯＳ ＦＥＴ１及び２のドレイン・ソース間抵抗
の影響を受けないようにできる。
「応用例」
この発明は、単結晶シリコンを用いたＭＯＳ ＦＥＴの
みならずアモルファスシリコン、ポリシリコン。
みならずアモルファスシリコン、ポリシリコン。
有機半導体を用いたＭＯＳ ＦＥＴにも同様に適用でき
る。まだ、この発明は、接合形ＦＥＴを用いた差動アン
プに対しても適用することができる。
る。まだ、この発明は、接合形ＦＥＴを用いた差動アン
プに対しても適用することができる。
「発明の効果」
この発明に依れば、差動アンプにおいて、ドレイン・ノ
ース間抵抗が入力信号電圧によって変動することを防市
できるので、アンプの直線性を良好とすることができる
。まだ、この発明では、差一 動アンプの一方ＦＥ′ｒのドレインに信号電圧があられ
れないので、ドレインからゲートへ容量を介しての帰還
が生１ｖず、高周波特性を良好とすることができる。
ース間抵抗が入力信号電圧によって変動することを防市
できるので、アンプの直線性を良好とすることができる
。まだ、この発明では、差一 動アンプの一方ＦＥ′ｒのドレインに信号電圧があられ
れないので、ドレインからゲートへ容量を介しての帰還
が生１ｖず、高周波特性を良好とすることができる。
第１図は従来の差動アンプの接続図、第２図はこの発明
の一実施例を示す接続図、第３図はこの発明の−・実施
例の小信号等価回路を示す接続図、第４図はこの発明の
他の実施例を示す接続図である。 １〜１０・・・・・・・・ＭＯＳ ＦＥＴ 、 １１−
・・・・入力信号諒、１２．１３・・・・・・・・・定
電流源、１４．１５・・・−・・・−出力端子％１６．
１７・・・・・・・・・電源端子。 代理人 杉 浦 正 知 第１図 −３
の一実施例を示す接続図、第３図はこの発明の−・実施
例の小信号等価回路を示す接続図、第４図はこの発明の
他の実施例を示す接続図である。 １〜１０・・・・・・・・ＭＯＳ ＦＥＴ 、 １１−
・・・・入力信号諒、１２．１３・・・・・・・・・定
電流源、１４．１５・・・−・・・−出力端子％１６．
１７・・・・・・・・・電源端子。 代理人 杉 浦 正 知 第１図 −３
Claims (1)
- 第１及び第２のＦＥＴのゲートに差動的に入カ信号源が
接続されると共に、上記第１及び第２のＦＥＴのソース
が共通接続され、このソース共通接続点に定電流源が接
続された差動アンプにおいて上記第１０ＦＥＴと同相の
入力信号７５玉そのゲートに加えられる第３のＦＥＴと
、上記第２のＦＥＴと同相の入力信号がそのゲートに加
えられる第４のＦＥＴとからなる他の差動ア／ブを設け
、上言己第１のＦＥＴのドレインに第５０ＦＥＴのソー
スを接続すると共に、上記第２のＦＥＴのドレインに第
６のＦＥＴのノースを接続し、上記第５及び第６のＦＥ
Ｔのドレインを負荷を介して基準電位５屯に接続し、上
記第４のＦＥＴのドレインを上記第５０ＦＥＴのゲート
に接続すると共に、上記第３のＦＥＴのドレインを上記
第６のＦＥＴのゲートに接続するようにしたことを特徴
とする差動アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10718083A JPS60107A (ja) | 1983-06-15 | 1983-06-15 | 差動アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10718083A JPS60107A (ja) | 1983-06-15 | 1983-06-15 | 差動アンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60107A true JPS60107A (ja) | 1985-01-05 |
Family
ID=14452493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10718083A Pending JPS60107A (ja) | 1983-06-15 | 1983-06-15 | 差動アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60107A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406219A (en) * | 1993-02-10 | 1995-04-11 | Brooktree Corporation | Differential-to-single-ended converter |
-
1983
- 1983-06-15 JP JP10718083A patent/JPS60107A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406219A (en) * | 1993-02-10 | 1995-04-11 | Brooktree Corporation | Differential-to-single-ended converter |
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