JPS603218A - トランジスタアンプ - Google Patents
トランジスタアンプInfo
- Publication number
- JPS603218A JPS603218A JP11143283A JP11143283A JPS603218A JP S603218 A JPS603218 A JP S603218A JP 11143283 A JP11143283 A JP 11143283A JP 11143283 A JP11143283 A JP 11143283A JP S603218 A JPS603218 A JP S603218A
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- gate
- source
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばＭＯＳ ＦＥＴを使用したアンプに適
用して好適なトランジスタアンプに関する。
用して好適なトランジスタアンプに関する。
［背景技術とその問題点」
第１図にお・いて、１及び２は、互いのソースが共通接
続されたＭＯＳ ＦＥＴを示し、このＭＯＳ ＦＥＴ１
及び２の互いのゲートに差動的に入力信号源１１が接続
されておシ、ソース共通接続点に定電流源１２が接続さ
れている。まだ、ドレイン及びゲートが共通接続された
ＭＯＳＦＥＴ４のソースが一方のＭＯＳ ＦＥＴ １の
ドレインに接続されると共に、一方のＭＯＳ ＦＥＴ
１のドレインから出力端子１５が導出される。更に、他
方のＭＯＳＦＥＴ２のトレインが電源端子１７に接続さ
れる。
続されたＭＯＳ ＦＥＴを示し、このＭＯＳ ＦＥＴ１
及び２の互いのゲートに差動的に入力信号源１１が接続
されておシ、ソース共通接続点に定電流源１２が接続さ
れている。まだ、ドレイン及びゲートが共通接続された
ＭＯＳＦＥＴ４のソースが一方のＭＯＳ ＦＥＴ １の
ドレインに接続されると共に、一方のＭＯＳ ＦＥＴ
１のドレインから出力端子１５が導出される。更に、他
方のＭＯＳＦＥＴ２のトレインが電源端子１７に接続さ
れる。
上述の差動アンプにおいて、利得をＡｖ、 ＭＯＳＦＥ
Ｔ １及びＭＯＳＦＥＴ４の相互コンダクタンスをそれ
ぞれｇ１７１１．及びｇｍ４． ＭＯＳ ＦＥＴ１０ド
レイ７−ソース間抵抗をｒｌとすると、利得は で示される。一般にＭＯＳ ＦＥＴの相互コンダクタン
スｇｍハ、ドレイン電流をＩＤ、ゲート・ソース間電圧
を■Ｇｓ、チャンネル幅をＷ、チャンネル長をり。
Ｔ １及びＭＯＳＦＥＴ４の相互コンダクタンスをそれ
ぞれｇ１７１１．及びｇｍ４． ＭＯＳ ＦＥＴ１０ド
レイ７−ソース間抵抗をｒｌとすると、利得は で示される。一般にＭＯＳ ＦＥＴの相互コンダクタン
スｇｍハ、ドレイン電流をＩＤ、ゲート・ソース間電圧
を■Ｇｓ、チャンネル幅をＷ、チャンネル長をり。
利得定数をβｅｆｆとすると
で示される。また、 ＭＯＳ ＦＥＴのドレイン・ソー
ス間電圧をＶＤｓ、アーリー電圧を■Ａとするとで示さ
れる。ここで、アーリー電圧ＶＡは各ＭＯ３ＦＥＴに固
有な値であり、ＩＤは定電流であるから、ドレイン・ノ
ース間抵抗ｒｄの値は、ドレイン・ソース間電圧ＶＤＳ
の変化によシ変動することになる。
ス間電圧をＶＤｓ、アーリー電圧を■Ａとするとで示さ
れる。ここで、アーリー電圧ＶＡは各ＭＯ３ＦＥＴに固
有な値であり、ＩＤは定電流であるから、ドレイン・ノ
ース間抵抗ｒｄの値は、ドレイン・ソース間電圧ＶＤＳ
の変化によシ変動することになる。
特に、相互コンダクタンスｇｌｎを高くするため、チャ
ンネル長りを短かくすると、アーリー電圧が低くなりド
レイン・ソース間抵抗ｒｄが小さくなると共に、ドレイ
ン・ソース間電圧ＶＤＳの変化による影響が大きくなる
。
ンネル長りを短かくすると、アーリー電圧が低くなりド
レイン・ソース間抵抗ｒｄが小さくなると共に、ドレイ
ン・ソース間電圧ＶＤＳの変化による影響が大きくなる
。
第１図に示す差動アンプの利得は、前述のように、ＭＯ
Ｓ ＦＥＴの相互コンダクタンスｇｍとＭＯＳＦＥＴ
１０ドレイン・ソース間抵抗１−１の値によるので、ド
レイン・ソース間抵抗ｒ１が入力信号に応じたドレイン
・ソース間電圧ＶＤＳにより変化すると、アンプの直線
性が悪くなる問題点が生じる。
Ｓ ＦＥＴの相互コンダクタンスｇｍとＭＯＳＦＥＴ
１０ドレイン・ソース間抵抗１−１の値によるので、ド
レイン・ソース間抵抗ｒ１が入力信号に応じたドレイン
・ソース間電圧ＶＤＳにより変化すると、アンプの直線
性が悪くなる問題点が生じる。
更に、ＭＯＳ ＦＥＴ １のゲート・ドレイン間に存在
する帰還容量のため高周波特性が悪い欠点もあった。
する帰還容量のため高周波特性が悪い欠点もあった。
「発明の目的」
この発明は、直線性が優れ、高周波特性の良好ナトラン
ジスタアンプの提供を目的とするものである。
ジスタアンプの提供を目的とするものである。
「発明の概要」
この発明は、そのソースが第１の基準電位点に接続され
た第１のトランジスタのゲートに入力信号源が接続され
、第１のトランジスタのドレインが第２のトランジスタ
のソースに接続され、第１のトランジスタのゲートが第
２のトランジスタのゲートに接続され、第２のトランジ
スタのドレインが負荷を介して第２の基準電位点に接続
されるようにしたことを特徴とするトランジスタアンプ
である。
た第１のトランジスタのゲートに入力信号源が接続され
、第１のトランジスタのドレインが第２のトランジスタ
のソースに接続され、第１のトランジスタのゲートが第
２のトランジスタのゲートに接続され、第２のトランジ
スタのドレインが負荷を介して第２の基準電位点に接続
されるようにしたことを特徴とするトランジスタアンプ
である。
「実施例」
この発明の第１の実施例について図面を参照して説明す
る。第２図において１及び２は互いのソースが共通接続
されたエンハンスメント形のＭＯＳＦＥＴを示し、この
ＭＯＳＦＥＴ１及び２の互いのゲートに差動的に入力信
号源１１が接続されており、ソース共通接続点に定電流
源１２が接続され、差動アンプが構成される。
る。第２図において１及び２は互いのソースが共通接続
されたエンハンスメント形のＭＯＳＦＥＴを示し、この
ＭＯＳＦＥＴ１及び２の互いのゲートに差動的に入力信
号源１１が接続されており、ソース共通接続点に定電流
源１２が接続され、差動アンプが構成される。
ＭＯＳ ＦＥＴ １のドレインがＭＯＳ ＦＥＴ３のソ
ースに接続され、ＭＯＳ ＦＥＴ １のゲートが抵抗器
１３を介してＭＯＳＦＥＴ３のゲートに接続され、ＭＯ
Ｓ ＦＥＴ３のゲートと電源端子１７の間に定電流源１
８が接続される。この定電流源１８と抵抗器１３は、エ
ンハンスメント形のＭＯＳ ＦＥＴ ３のゲートバイア
ス電圧を形成する。まだ、ＭＯＳ ＦＥＴ３のドレイン
がエンハンスメント形のＭＯＳ ＦＥＴ４のソースに接
続され、その接続点から出力端子１５が導出される。Ｍ
ＯＳ ＦＥＴ ４のドレインとゲートは共通接続され、
その接続点が電源端子“１７に接続され負荷とされる。
ースに接続され、ＭＯＳ ＦＥＴ １のゲートが抵抗器
１３を介してＭＯＳＦＥＴ３のゲートに接続され、ＭＯ
Ｓ ＦＥＴ３のゲートと電源端子１７の間に定電流源１
８が接続される。この定電流源１８と抵抗器１３は、エ
ンハンスメント形のＭＯＳ ＦＥＴ ３のゲートバイア
ス電圧を形成する。まだ、ＭＯＳ ＦＥＴ３のドレイン
がエンハンスメント形のＭＯＳ ＦＥＴ４のソースに接
続され、その接続点から出力端子１５が導出される。Ｍ
ＯＳ ＦＥＴ ４のドレインとゲートは共通接続され、
その接続点が電源端子“１７に接続され負荷とされる。
一方の差動アンプを構成するＭＯＳ ＦＥＴ２のドレイ
ンが、電源端子１７に接続される。
ンが、電源端子１７に接続される。
」二連のこの発明の第１の実施例の構成において、ＭＯ
Ｓ ＦＥＴ １のゲートに、入力信号源１１から高いレ
ベルの電圧が供給されると、 ＭＯＳ ＦＥＴＩのドレ
インにおける電圧は下がろうとする。一方、入力信号源
１１により ＭＯＳ ＦＥＴ １に加られるものと同相
の高いレベルの電圧が、抵抗器１３を介してＭＯＳ Ｆ
、ＥＴ ３のゲートに供給されると、 ＭＯＳ ＦＥＴ
３のソースにおける電圧が上がろうとする。ＭＯ３ＦＥ
Ｔ’１のドレインとＭＯＳＦＥＴ３のソースとが互いニ
接続されているので、その接続点（Ａ点）の電位は、互
いの電圧変化により打ち消され変動せず、ＭＯＳ 、Ｆ
ＥＴ １のドレイン・ソース間電圧は信号電圧によって
変化しない。
Ｓ ＦＥＴ １のゲートに、入力信号源１１から高いレ
ベルの電圧が供給されると、 ＭＯＳ ＦＥＴＩのドレ
インにおける電圧は下がろうとする。一方、入力信号源
１１により ＭＯＳ ＦＥＴ １に加られるものと同相
の高いレベルの電圧が、抵抗器１３を介してＭＯＳ Ｆ
、ＥＴ ３のゲートに供給されると、 ＭＯＳ ＦＥＴ
３のソースにおける電圧が上がろうとする。ＭＯ３ＦＥ
Ｔ’１のドレインとＭＯＳＦＥＴ３のソースとが互いニ
接続されているので、その接続点（Ａ点）の電位は、互
いの電圧変化により打ち消され変動せず、ＭＯＳ 、Ｆ
ＥＴ １のドレイン・ソース間電圧は信号電圧によって
変化しない。
上述の関係を第３図に小信号等価回路を示し、説明する
。第３図において、ｇｍｌ−５ｍ４はＭＯＳ ＦＥＴ１
〜４の相互コンダクタンスを示し、ｒｌ、ｆ３はＭＯＳ
ＦＥＴ １及び３のドレイン・ソース間電圧を示し、
ｖｉｎ、ｖａ旧はそれぞれ入力電圧、出力電圧を示し、
ｖａはＡ点の電圧を示す。Ａ点の電圧ｖａは第３である
。０式において、Ｖａ＝Ｏとなるのは、の時であシ、０
式よシ、 ｒ３ｇｍ３− （１−３＋ ；） ｇｍ＋ ＝ ０−■
ここでｒａ＞ｉならば ｒａ（ｇｍ３−ｇｍｌ）＝ ０・・・・開・■・°・ｇ
Ｉｎ３Ｌ：ｇｍｌ・曲面■ ＭＯ５ＦＥＴの相互コンダクタンスは、で決まるので０
式より、 Ｗ 、Ｗ （ＴＪ：）３−（Ｔ）１・・・・・・・・・■の関係が
成り立つ時、Ａ点に信号電圧が現れず、ドレイン・ソー
ス間抵抗による非直線性が生じない。
。第３図において、ｇｍｌ−５ｍ４はＭＯＳ ＦＥＴ１
〜４の相互コンダクタンスを示し、ｒｌ、ｆ３はＭＯＳ
ＦＥＴ １及び３のドレイン・ソース間電圧を示し、
ｖｉｎ、ｖａ旧はそれぞれ入力電圧、出力電圧を示し、
ｖａはＡ点の電圧を示す。Ａ点の電圧ｖａは第３である
。０式において、Ｖａ＝Ｏとなるのは、の時であシ、０
式よシ、 ｒ３ｇｍ３− （１−３＋ ；） ｇｍ＋ ＝ ０−■
ここでｒａ＞ｉならば ｒａ（ｇｍ３−ｇｍｌ）＝ ０・・・・開・■・°・ｇ
Ｉｎ３Ｌ：ｇｍｌ・曲面■ ＭＯ５ＦＥＴの相互コンダクタンスは、で決まるので０
式より、 Ｗ 、Ｗ （ＴＪ：）３−（Ｔ）１・・・・・・・・・■の関係が
成り立つ時、Ａ点に信号電圧が現れず、ドレイン・ソー
ス間抵抗による非直線性が生じない。
第４図は、この発明の第２の実施例を示す。第２の実施
例においては、第１の実施例と異なり、ＭＯＳ ＦＥＴ
３のゲートと抵抗器１３の接続点と直流電源端子１９
との間に抵抗器１４が接続される。
例においては、第１の実施例と異なり、ＭＯＳ ＦＥＴ
３のゲートと抵抗器１３の接続点と直流電源端子１９
との間に抵抗器１４が接続される。
乙の時、Ａ点の電位が信号電圧の影響を受けないために
は、抵抗器１３の抵絖値をＲ１，抵抗器１４の抵抗値を
Ｒ２とすると ２ （Ｒｌ ＋Ｒ２）ｇｍ３”Ｆ ｇｒｎ ｌ °°−，，
，＠の関係を満足する必要がある。
は、抵抗器１３の抵絖値をＲ１，抵抗器１４の抵抗値を
Ｒ２とすると ２ （Ｒｌ ＋Ｒ２）ｇｍ３”Ｆ ｇｒｎ ｌ °°−，，
，＠の関係を満足する必要がある。
第５図はこの発明の第３の実施例を示す。第３の実施例
は、 ＭＯＳ ＦＥＴ ３としてディプレッション型の
ＭＯＳ ＦＥＴ ３’を使用するようにしたものである
。
は、 ＭＯＳ ＦＥＴ ３としてディプレッション型の
ＭＯＳ ＦＥＴ ３’を使用するようにしたものである
。
上述の第１及び第２の実施例のように、エンハンスメン
ト型ＭＯ５ＦＥＴ３を使用するのと異なり、バイアス電
圧を供給する必要がなく 、ＭＯＳ ＦＥＴ １のゲー
トとＭＯＳ ＦＥＴ ３’のゲートが直結され、このゲ
ート共通接続点に入力信号源１１の一方の側が接続され
ている。
ト型ＭＯ５ＦＥＴ３を使用するのと異なり、バイアス電
圧を供給する必要がなく 、ＭＯＳ ＦＥＴ １のゲー
トとＭＯＳ ＦＥＴ ３’のゲートが直結され、このゲ
ート共通接続点に入力信号源１１の一方の側が接続され
ている。
第６図はこの発明の第４の実施例を示す。この第４の実
施例は第３の実施例と同様に、ディプレッション型ＭＯ
３ＦＥＴ ３’ 、 ５’を使用した場合の実施例であ
る。この第４の実施例では、差動アンプを構成する他方
のＭＯＳ ＦＥＴ ２においても同様にＭＯＳＦＥＴ
２のゲートとＭＯＳ ＦＦ、Ｔ ｓ’のゲートを共通接
続し、ＭＯＳ ＦＥＴ ２のドレインをＭＯＳ ＦＥＴ
５’のソースに接続し、 ＭＯＳ ＦＥＴ ５’のド
レインを負荷のＭＯＳＦＥＴ６のソースに接続し、その
接続点からも出力端子１６を導出するようにしだもので
ある。
施例は第３の実施例と同様に、ディプレッション型ＭＯ
３ＦＥＴ ３’ 、 ５’を使用した場合の実施例であ
る。この第４の実施例では、差動アンプを構成する他方
のＭＯＳ ＦＥＴ ２においても同様にＭＯＳＦＥＴ
２のゲートとＭＯＳ ＦＦ、Ｔ ｓ’のゲートを共通接
続し、ＭＯＳ ＦＥＴ ２のドレインをＭＯＳ ＦＥＴ
５’のソースに接続し、 ＭＯＳ ＦＥＴ ５’のド
レインを負荷のＭＯＳＦＥＴ６のソースに接続し、その
接続点からも出力端子１６を導出するようにしだもので
ある。
第７図はこの発明の第５の実施例を示す。第５の実施例
は、この発明を単一段増幅器に適用した実施例である。
は、この発明を単一段増幅器に適用した実施例である。
第７図において、共にアンプ・ンスメント型のＭＯＳ
ＦＥＴ ７のゲートとＭＯＳ ＦＥＴ ８のゲートが直
流電源２３を介して接続され、ＭＯＳＦＥＴ ７のゲー
トに入力端子２０が接続されている。
ＦＥＴ ７のゲートとＭＯＳ ＦＥＴ ８のゲートが直
流電源２３を介して接続され、ＭＯＳＦＥＴ ７のゲー
トに入力端子２０が接続されている。
ＭＯＳＦＥＴ７のドレインがＭＯＳ ＦＥＴ８のソース
に接続され、ＭＯＳ ＦＥＴ ８０ドレインが負荷のＭ
ＯＳ ＦＥＴ９のソースに接続され、その接続点から出
力端子２１が導出される。ＭＯＳ ＦＥＴ ９のゲート
とドレインが共通接続され、この共通接続点が電源端子
２２に接続される。
に接続され、ＭＯＳ ＦＥＴ ８０ドレインが負荷のＭ
ＯＳ ＦＥＴ９のソースに接続され、その接続点から出
力端子２１が導出される。ＭＯＳ ＦＥＴ ９のゲート
とドレインが共通接続され、この共通接続点が電源端子
２２に接続される。
第８図は、第５の実施例においてディプレッション型Ｍ
Ｏ３ＦＥＴ ８’を使用した場合の第６の実施例を示す
。第５の実施例のように直流電源２３が必要とされず、
ＭＯＳ ＦＥＴ ７のゲートとＭＯＳ ＦＥＴ ８’の
ゲートが直結される。
Ｏ３ＦＥＴ ８’を使用した場合の第６の実施例を示す
。第５の実施例のように直流電源２３が必要とされず、
ＭＯＳ ＦＥＴ ７のゲートとＭＯＳ ＦＥＴ ８’の
ゲートが直結される。
以上のこの発明ｉ第３．第４．第５及び第６の実施例に
おいても、信号電圧によってドレイン・ソース間抵抗が
変動することを防止でき、アンプの直線性を改善するこ
とができる。
おいても、信号電圧によってドレイン・ソース間抵抗が
変動することを防止でき、アンプの直線性を改善するこ
とができる。
なお、負荷としてのＭＯＳ ＦＦ、Ｔ ４及び９として
は、エンハンスメント型又ハテイプレツション型の何れ
の特性のものを用いてもよい。
は、エンハンスメント型又ハテイプレツション型の何れ
の特性のものを用いてもよい。
「応用例」
この発明は、単結晶シリコンを用いたＭＯＳ ＦＥＴの
みならずアモルファスシリコン、ポリンリコン。
みならずアモルファスシリコン、ポリンリコン。
有機半導体を用いたＭＯＳ ＦＥＴにも同様に適用でき
る。まだ、この発明はバイボ〜ラトランジスタ、接合型
ＦＦＥを用いたトランジスタアンプに対しても適用する
ことができる。
る。まだ、この発明はバイボ〜ラトランジスタ、接合型
ＦＦＥを用いたトランジスタアンプに対しても適用する
ことができる。
「発明の効果」
この発明に依れば、ドレイン・ソース間抵抗が入力信号
電圧によって変動することを防止できるので、アンプの
直線性を良好とすることができる。
電圧によって変動することを防止できるので、アンプの
直線性を良好とすることができる。
寸だ、この発明ではトランジスタのドレインに信号電圧
があられれないので、ドレインからゲートへ容量を介し
ての帰還が生ぜず、高周波特性を良好とすることができ
る。
があられれないので、ドレインからゲートへ容量を介し
ての帰還が生ぜず、高周波特性を良好とすることができ
る。
第１図は従来の差動アンプの接続図、第２図はこの発明
の第１の実施例の接続図、第３図はこの発明の第１の実
施例の小信号等価回路を示す接続図、第４図、第５図、
第６図、第７図及び第８図は夫々この発明の第２．第３
．第４．第５及び第６の実施例の接続図である。 １〜９・・・・・・・・・エンハンスメント型ＭＯ３Ｆ
ＥＴ、３’ 。 ５’、８’・・・・・・・・・ディプレッション型ＭＯ
５ＦＥＴ、 １１・・・・・・入力信号源、１２．１８
・・・・・・・・・定電流源、１３゜１４ ・・・・・
・・抵抗器、１５，１６．２１・・・・・・・・・出力
端子、１７．２２・・・・・・・・・電源端子、２０・
・・・・・・入力端子。 代理人 杉 浦 正 知 第１図 第２図 ６ 第５図 第１図 第６図 第８図
の第１の実施例の接続図、第３図はこの発明の第１の実
施例の小信号等価回路を示す接続図、第４図、第５図、
第６図、第７図及び第８図は夫々この発明の第２．第３
．第４．第５及び第６の実施例の接続図である。 １〜９・・・・・・・・・エンハンスメント型ＭＯ３Ｆ
ＥＴ、３’ 。 ５’、８’・・・・・・・・・ディプレッション型ＭＯ
５ＦＥＴ、 １１・・・・・・入力信号源、１２．１８
・・・・・・・・・定電流源、１３゜１４ ・・・・・
・・抵抗器、１５，１６．２１・・・・・・・・・出力
端子、１７．２２・・・・・・・・・電源端子、２０・
・・・・・・入力端子。 代理人 杉 浦 正 知 第１図 第２図 ６ 第５図 第１図 第６図 第８図
Claims (1)
- そのソースが第１の基準電位点に接続された第１のトラ
ンジスタのゲートに入力信号源が接続され、上記第１の
トランジスタのドレインが第２のトランジスタのソース
に接続され、上記第１のトランジスタのゲートが上記第
２のトランジスタのゲートに接続され、上記第２のトラ
ンジスタのドレインが負荷を介して第２の基準電位点に
接続されるようにしたことを特徴とするトランジスタア
ンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143283A JPS603218A (ja) | 1983-06-21 | 1983-06-21 | トランジスタアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143283A JPS603218A (ja) | 1983-06-21 | 1983-06-21 | トランジスタアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS603218A true JPS603218A (ja) | 1985-01-09 |
Family
ID=14561037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11143283A Pending JPS603218A (ja) | 1983-06-21 | 1983-06-21 | トランジスタアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10454430B2 (en) | 2016-05-12 | 2019-10-22 | Huawei Technologies Co., Ltd. | Circuit with voltage drop element |
-
1983
- 1983-06-21 JP JP11143283A patent/JPS603218A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10454430B2 (en) | 2016-05-12 | 2019-10-22 | Huawei Technologies Co., Ltd. | Circuit with voltage drop element |
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