JPS60108941A - メモリインタフエ−ス回路 - Google Patents
メモリインタフエ−ス回路Info
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- JPS60108941A JPS60108941A JP21613783A JP21613783A JPS60108941A JP S60108941 A JPS60108941 A JP S60108941A JP 21613783 A JP21613783 A JP 21613783A JP 21613783 A JP21613783 A JP 21613783A JP S60108941 A JPS60108941 A JP S60108941A
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- stack
- data
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリインタフェース回路に関し、特に複数バ
ンクで構成されたメモリ装置と中央処理’Ｍ１間のデー
タ転送に好適なメモリインタフテース回路に関する。
ンクで構成されたメモリ装置と中央処理’Ｍ１間のデー
タ転送に好適なメモリインタフテース回路に関する。
複数バンクを有するメモリ装置と中央処理装置（ＣＰ
Ｕ）とのインタフェース回路の構成方法には、従来大別
して２種類がある。第１の構成方法は、メモリ装置のバ
ンクに対応した制御回路を持ち、従ってバンクに対応し
て各々リクエスト線。
Ｕ）とのインタフェース回路の構成方法には、従来大別
して２種類がある。第１の構成方法は、メモリ装置のバ
ンクに対応した制御回路を持ち、従ってバンクに対応し
て各々リクエスト線。
アクセプト線、エンド線を持った構成であり、第２の構
成方法は、制御回路は１・組とし、メモリとのデータ転
送は、１つのアクセスの終了を待って次のアクセス要求
を行う構成である。しかしながら上記第１の構成方法で
は、メモリ装置Ｊバツクに対応して制御回路を持ったた
め、ハードウェア量が増大し、かつメモリ装置とメモリ
インタフェース回路との間のインタフェース線が増大す
るという問題点があった。また、上記第２の構成方法で
は、制御回路が１組であるため上記第１の構成方法で問
題となる点は解消されるが、メモリアクセスが逐次化さ
れるため、ＣＰＵとメモリ装置との間のデータ転送スル
ープットが低下するという問題点があった。
成方法は、制御回路は１・組とし、メモリとのデータ転
送は、１つのアクセスの終了を待って次のアクセス要求
を行う構成である。しかしながら上記第１の構成方法で
は、メモリ装置Ｊバツクに対応して制御回路を持ったた
め、ハードウェア量が増大し、かつメモリ装置とメモリ
インタフェース回路との間のインタフェース線が増大す
るという問題点があった。また、上記第２の構成方法で
は、制御回路が１組であるため上記第１の構成方法で問
題となる点は解消されるが、メモリアクセスが逐次化さ
れるため、ＣＰＵとメモリ装置との間のデータ転送スル
ープットが低下するという問題点があった。
本発明は上述の点にかんがみてなされたもので。
メモリ装置とＣＰＵとの間のデータ転送のスルーブツト
を低下させることなく、少ないハードウェア且および少
ないインタフェース線数でメモリ装置とＣＰＵとの間の
インタフェースを制御するメモリインタフェース回路を
提供することを目的とする。
を低下させることなく、少ないハードウェア且および少
ないインタフェース線数でメモリ装置とＣＰＵとの間の
インタフェースを制御するメモリインタフェース回路を
提供することを目的とする。
本発明の要点は、１つのリフニストに対して応答される
メモリ装置からの応答信号の計数値をリクエスト毎に複
数個記憶するリクエストスタックと、メモリ装置からの
応答信号を計数する計数手段とを設け、リクエストスタ
ックに先入れされたＭ１数値とメモリ装置からの応答信
号の計数値が一致することを検出することにより該リク
エストが完了したことを検知するようにした点にある。
メモリ装置からの応答信号の計数値をリクエスト毎に複
数個記憶するリクエストスタックと、メモリ装置からの
応答信号を計数する計数手段とを設け、リクエストスタ
ックに先入れされたＭ１数値とメモリ装置からの応答信
号の計数値が一致することを検出することにより該リク
エストが完了したことを検知するようにした点にある。
〔発明の実施例〕
以下１本発明の一実施例を図面に基づいて説明する。
第１図は、本発明に係るＣＰＵとメモリ装置の接続構成
を示すブロック図である。同図において、ＣＰＵＩは、
アドレスおよびライトデータ共用バス２、リードデータ
バス３を介して、バンク０のメモリ４とバンク１のメモ
リ５に接続される。ＣＰＵＩとメモリ装置とのインタフ
ェースはＣＰＵ１内に設けられたメモリインタフェース
回路６により制御する。
を示すブロック図である。同図において、ＣＰＵＩは、
アドレスおよびライトデータ共用バス２、リードデータ
バス３を介して、バンク０のメモリ４とバンク１のメモ
リ５に接続される。ＣＰＵＩとメモリ装置とのインタフ
ェースはＣＰＵ１内に設けられたメモリインタフェース
回路６により制御する。
第２図は、上記ＣＰＵＩ内に設けられたメモリインタフ
ェース回路６の詳細を示すブロック図であり、メモリリ
クエスト要求線７のリクエスト信号により制御信号を発
生するリクエストスタック８、リクエスト種別を保持す
るリクエストスタック９、メモリからの応答信号（エン
ド信号）を計数するエンドカウンタ１０、リクエストス
タック９とエンドカウンタ１０の出力を比較する比較器
１１により構成される。
ェース回路６の詳細を示すブロック図であり、メモリリ
クエスト要求線７のリクエスト信号により制御信号を発
生するリクエストスタック８、リクエスト種別を保持す
るリクエストスタック９、メモリからの応答信号（エン
ド信号）を計数するエンドカウンタ１０、リクエストス
タック９とエンドカウンタ１０の出力を比較する比較器
１１により構成される。
ＣＰＵＩからのメモリアクセスの種別は１例えば′４，
８，１２．１６バイト命令フェッチ、４゜８バイトオペ
ランドフエーツチ、４，８バイトオペラン１くライトか
ら成る。
８，１２．１６バイト命令フェッチ、４゜８バイトオペ
ランドフエーツチ、４，８バイトオペラン１くライトか
ら成る。
また、バンク０のメモリ４、バンクｌのメモリ５は第３
図に示すようににバイ１一単位でインタリーブされてお
り、バンク対応にリクエストを受付ける。リードの時は
、連続する４〜１６バイトのデータを４バイトずつリク
エスト元に転送する。
図に示すようににバイ１一単位でインタリーブされてお
り、バンク対応にリクエストを受付ける。リードの時は
、連続する４〜１６バイトのデータを４バイトずつリク
エスト元に転送する。
その際、応答信号を転送回数分返す。ライト時は、連続
すｇ４〜８バイトデータをメモリに書き込む。
すｇ４〜８バイトデータをメモリに書き込む。
第４図はリクエストスタック９の構成の一例を示す図で
、４段スタックの例を示す。リクエストスタックは上下
に分かれ、上部ａにはメモリから返されるべき応答信号
（エンド信号）の数を格納し、下部すにはリードデータ
のセット先等を示す情報が格納される。
、４段スタックの例を示す。リクエストスタックは上下
に分かれ、上部ａにはメモリから返されるべき応答信号
（エンド信号）の数を格納し、下部すにはリードデータ
のセット先等を示す情報が格納される。
第５図は」二記リクエストスタック９のスタックイン動
作を説明するための図で、４バイ１−リード→８バイト
リード→１６バイ１ヘリードのリクエストが連続して行
われた場合を例に示す。最初の４バイト１１−ド・１１
クエストでけ ｒＦ！Ｉ ｎ （、）を−纂オように応
答信号の数１１１１４と、この受付信号と同期して送ら
れてきたリードデータのセット先であるフェッチデータ
レジスタＦＤＲとが格納される６次に８バイトリード・
リクエストが来ると、同図（ｂ）に示すように、先の４
バイトリード・リクエストの後に、応答信号の数ＩＩ
２ Ｉ＋、データのセット先フェッチデータレジスタＦ
ＤＲが格納される。
作を説明するための図で、４バイ１−リード→８バイト
リード→１６バイ１ヘリードのリクエストが連続して行
われた場合を例に示す。最初の４バイト１１−ド・１１
クエストでけ ｒＦ！Ｉ ｎ （、）を−纂オように応
答信号の数１１１１４と、この受付信号と同期して送ら
れてきたリードデータのセット先であるフェッチデータ
レジスタＦＤＲとが格納される６次に８バイトリード・
リクエストが来ると、同図（ｂ）に示すように、先の４
バイトリード・リクエストの後に、応答信号の数ＩＩ
２ Ｉ＋、データのセット先フェッチデータレジスタＦ
ＤＲが格納される。
次の１６バイトリード・リフニストの場合も同様に、応
答信号の数ＩＩ ４７７、データのセット先命令バッフ
ァレジスタＩＢＲが格納される。
答信号の数ＩＩ ４７７、データのセット先命令バッフ
ァレジスタＩＢＲが格納される。
第６図は第５図において、スタツクイジされたりリクエ
ストスタック９のスタックアウト動作を説明するための
図で、同図（ａ）は初期状態を示す。
ストスタック９のスタックアウト動作を説明するための
図で、同図（ａ）は初期状態を示す。
メモリからの１回の応答信号（ＥＮＤ）により、最初の
４バイトリードで転送されてきたデータを転送先にセッ
トして、スタックアラ１−する（同図（ｂ）参照）。同
様にして２回の応答信号、４回の応答信号で、それぞれ
８バイ１へリード、１６バイトリードで転送されてきた
データをデータ転送先にセットし、スタックアウトする
。
４バイトリードで転送されてきたデータを転送先にセッ
トして、スタックアラ１−する（同図（ｂ）参照）。同
様にして２回の応答信号、４回の応答信号で、それぞれ
８バイ１へリード、１６バイトリードで転送されてきた
データをデータ転送先にセットし、スタックアウトする
。
以下、第２図に示すインタフェース回路の動作を８バイ
ト命令フェッチと８バイトオペランドフエツチが連続す
る場合を例にして説明する。バンク０のメモリ４に対す
る８バイト命令フエツチ要求がリクエスト要求線７にあ
ると、リクエスト制御回路８はリクエスト要求線１６Ａ
をＩＩ Ｉ Ｂとし、リフニストタイプ線１７を８バイ
トリードとする。
ト命令フェッチと８バイトオペランドフエツチが連続す
る場合を例にして説明する。バンク０のメモリ４に対す
る８バイト命令フエツチ要求がリクエスト要求線７にあ
ると、リクエスト制御回路８はリクエスト要求線１６Ａ
をＩＩ Ｉ Ｂとし、リフニストタイプ線１７を８バイ
トリードとする。
バンク０のメモリ４からの受付は信号により受付は信号
線１５がｒｒ １ 、ｎとなると、リフニスト要求線１
６ＡをＩＩ ＯＩＩにすると共にリクエスト・スタック
９に、命令フェッチビット＝”１”（データのセット先
）、計数値＝： ＩＩ ２１４ （応答信号数）として
、データ線１４およびスタック指示線１３を介してスタ
ックする。次にバンク１のメモリ５に対する８バイ１−
オペランドフェッチ要求がリクエスト制御。
線１５がｒｒ １ 、ｎとなると、リフニスト要求線１
６ＡをＩＩ ＯＩＩにすると共にリクエスト・スタック
９に、命令フェッチビット＝”１”（データのセット先
）、計数値＝： ＩＩ ２１４ （応答信号数）として
、データ線１４およびスタック指示線１３を介してスタ
ックする。次にバンク１のメモリ５に対する８バイ１−
オペランドフェッチ要求がリクエスト制御。
回路８に入力されると、リクエスト制御回路８は、リク
エスト要求線］、 ６ Ｂを＋、Ｈとし、リクエストタ
イプ線１７を８バイトリードとする。バンク１のメモリ
５からの受付は信号により受付は信号１５が″ビ′とな
ると、リクエスト要求線１６Ｂをｔｒ Ｏｎとすると共
に、リクエストスタック９に命令フェッチビット＝”Ｏ
”（データのセット先）、計数値＝ｒｒ ２ ｕ （応
答信号数）として、データ線１４、スタック指示線１３
を介してスタックする。次にメモリからの応答信号によ
り応答信号線１２が′１′″となると、リードデータバ
ス３のデータを図示しない命令バッファにセットすると
共に、エンドカウンタ１０により応答数が計数される。
エスト要求線］、 ６ Ｂを＋、Ｈとし、リクエストタ
イプ線１７を８バイトリードとする。バンク１のメモリ
５からの受付は信号により受付は信号１５が″ビ′とな
ると、リクエスト要求線１６Ｂをｔｒ Ｏｎとすると共
に、リクエストスタック９に命令フェッチビット＝”Ｏ
”（データのセット先）、計数値＝ｒｒ ２ ｕ （応
答信号数）として、データ線１４、スタック指示線１３
を介してスタックする。次にメモリからの応答信号によ
り応答信号線１２が′１′″となると、リードデータバ
ス３のデータを図示しない命令バッファにセットすると
共に、エンドカウンタ１０により応答数が計数される。
エンドカウンタ１０が′２″″となると、比較器１１に
より、リクエストスタック９の応答信号数ｒｒ ２ 、
、と一致がとられ、先入された命令８バイトリードが終
了したことを検出すると共にリクエスト完了信号１８に
よりリクエストスタック９内の該リクエスト要求はスタ
ックアウトされ、かつエンドカウンタ１０はリセットさ
れる。続いて応答信号がＩＩ Ｉ Ｎとなると、リード
データバス３のデータを図示していないオペランド読出
しレジスタにセラ１−する共に、エンドカウンタｌＯに
より応答器が計数値され、計数値がＮ 、ｌｉ ＩＩと
なると、上述と同様に比較器１１により次に先入された
オペランド８バイトリードが終了したことを検出し、リ
クエスト完了信号１８によりリフニストスタック内の該
リクエスト要求はスタックアウトされ、かつエンドカウ
ンタ１０はリセットされる。
より、リクエストスタック９の応答信号数ｒｒ ２ 、
、と一致がとられ、先入された命令８バイトリードが終
了したことを検出すると共にリクエスト完了信号１８に
よりリクエストスタック９内の該リクエスト要求はスタ
ックアウトされ、かつエンドカウンタ１０はリセットさ
れる。続いて応答信号がＩＩ Ｉ Ｎとなると、リード
データバス３のデータを図示していないオペランド読出
しレジスタにセラ１−する共に、エンドカウンタｌＯに
より応答器が計数値され、計数値がＮ 、ｌｉ ＩＩと
なると、上述と同様に比較器１１により次に先入された
オペランド８バイトリードが終了したことを検出し、リ
クエスト完了信号１８によりリフニストスタック内の該
リクエスト要求はスタックアウトされ、かつエンドカウ
ンタ１０はリセットされる。
第７図は、前記説明した動作例のデータバス上のタイミ
ングチャートであり、８バイト命令フエツチのアドレス
がＡＯサイクルで、８バイトオペランドフエツチのアド
レスがＡＩサイクルでアドレスバス２に転送され、リー
ドデータは命令フェッチに対してはＤＯＯ，ＤＯＩサイ
クルで、オペランドフェッチに対しＤｌｏ、Ｄｌｌ’サ
イクルで４バイトずつリードデータバス３により転送さ
れることを示す。メモリからの応答信号は応答信号線１
２に上記ＤＯＯ，Ｄｏｔ、Ｄ１０．Ｄｉ １に対応して
出力される。
ングチャートであり、８バイト命令フエツチのアドレス
がＡＯサイクルで、８バイトオペランドフエツチのアド
レスがＡＩサイクルでアドレスバス２に転送され、リー
ドデータは命令フェッチに対してはＤＯＯ，ＤＯＩサイ
クルで、オペランドフェッチに対しＤｌｏ、Ｄｌｌ’サ
イクルで４バイトずつリードデータバス３により転送さ
れることを示す。メモリからの応答信号は応答信号線１
２に上記ＤＯＯ，Ｄｏｔ、Ｄ１０．Ｄｉ １に対応して
出力される。
なお、本実施例では、メモリ装置のバンク数は２、アド
レスおよびデータ線２，３はバス線として説明したが、
メモリ装置のバンク数は２以上である場合およびアドレ
スおよびデータ線が独立線である場合でもまた全部共用
の場合でも同様である。
レスおよびデータ線２，３はバス線として説明したが、
メモリ装置のバンク数は２以上である場合およびアドレ
スおよびデータ線が独立線である場合でもまた全部共用
の場合でも同様である。
また、ライト動作は、応答信号を待つ場合はリクエスト
スタック９にスタックされるが、応答信号を待たない場
合はリクエストスタック９にスタックしない。
スタック９にスタックされるが、応答信号を待たない場
合はリクエストスタック９にスタックしない。
以上説明したように、本発明によればリクエスト先のメ
モリ装置のバンクを記憶することなく、また、メモリ装
置に対するリクエスト要求線の完了を待つことなく連続
してメモリアクセスができるので、少ないハードウェア
量及びインタフェース線数でデータ転送スループットの
減少が得られるという優れた効果がある。
モリ装置のバンクを記憶することなく、また、メモリ装
置に対するリクエスト要求線の完了を待つことなく連続
してメモリアクセスができるので、少ないハードウェア
量及びインタフェース線数でデータ転送スループットの
減少が得られるという優れた効果がある。
第′１図はＣＰＵとメモリ装置の接続構成を示すブロッ
ク図、第２図はメモリインタフェース回路６の詳細を示
すブロック図、第３図はメモリのインタリーブを説明す
る図、第４図はリクエストスタックを示す図、第５図及
び第６図はリクエストスタックのスタックイン、スタッ
クアウトを示す図、第７図は第２図の動作を説明するタ
イミング図である。 、１・・・ＣＰＵ、２・・・アドレスおよびライトデー
ダハ用バス、３・・・リードデータバス、４゜５・・・
メモリ装置、６・・・インタフェース回路。 ８・・・リクエスト制御回路、９・・・リクエストスタ
ック、１０・・・エンドカウンタ、 １１・・・比較器
。 第１図 第２図 第３図 第４図 第５図
ク図、第２図はメモリインタフェース回路６の詳細を示
すブロック図、第３図はメモリのインタリーブを説明す
る図、第４図はリクエストスタックを示す図、第５図及
び第６図はリクエストスタックのスタックイン、スタッ
クアウトを示す図、第７図は第２図の動作を説明するタ
イミング図である。 、１・・・ＣＰＵ、２・・・アドレスおよびライトデー
ダハ用バス、３・・・リードデータバス、４゜５・・・
メモリ装置、６・・・インタフェース回路。 ８・・・リクエスト制御回路、９・・・リクエストスタ
ック、１０・・・エンドカウンタ、 １１・・・比較器
。 第１図 第２図 第３図 第４図 第５図
Claims (1)
- （］）複数のバンクから構成されるメモリ装置と中央処
理装置との間のインタフェースを制御するメモリインタ
フェース回路において、前記中央処理装置からのリクエ
ストに対して前記メモリ装置から返されるべき応答信号
の数をリクエスト毎に記憶するリクエストスタックと、
メモリ装置からの応答信号を計数する計数手段と、前記
リクエストスタックの数値と前記計数手段の計数値とを
比較して両者が一致したら前記リクエストスタックを更
新する更新手段とを備えたことを特徴とするメモリイン
タフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21613783A JPS60108941A (ja) | 1983-11-18 | 1983-11-18 | メモリインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21613783A JPS60108941A (ja) | 1983-11-18 | 1983-11-18 | メモリインタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60108941A true JPS60108941A (ja) | 1985-06-14 |
| JPH0477342B2 JPH0477342B2 (ja) | 1992-12-08 |
Family
ID=16683842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21613783A Granted JPS60108941A (ja) | 1983-11-18 | 1983-11-18 | メモリインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60108941A (ja) |
-
1983
- 1983-11-18 JP JP21613783A patent/JPS60108941A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477342B2 (ja) | 1992-12-08 |
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