JPS60109332A

JPS60109332A - 発振回路

Info

Publication number: JPS60109332A
Application number: JP58216722A
Authority: JP
Inventors: Akira Yamaguchi; 明山口; Hiroshi Mobara; 茂原　宏; Hidemi Izeki; 伊関　秀美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-11-17
Filing date: 1983-11-17
Publication date: 1985-06-14
Also published as: JPH0317251B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、安定な周波数を持つ信号から任意の倍数の
周波数を持つ信号を発生する周波数制御型の発振回路に
関する。

〔発明の技術背景とその問題点〕

最近、ディジタル技術を用いて音声合成を行なう装置が
開発、実用化されている。この装置ではたとえば、イン
パルスや白色雑音を音源として用いて、この音源からの
信号をいくつかのディジタル・フィルタ回路を通過させ
ることによってアナログ音声信号を得るようにしている
。

そして、上記各ディジタル・フィルタ回路における条件
設定は、そのときに得るべきアナログ音声信号に対応し
て行なわれる。また上記ディジタル音声合成装置におけ
る各ディジタル・フィルタ回路の条件設定は、実際の音
声を分析し認識した結果に基づいて行なわれる。

第１図は上記音声認識を行なう音声認識回路の一般的な
構成を示す回路図である。第１図において、１はマイク
アンプである。このマイクアンプ１は、図示しないマイ
クロフォンによって変換されたアナログ信号を増幅する
だめのものである。上記マイクアンプ１の出力はたとえ
ば４個のバンドパスフィルタ回路（ＢＰＦ　）２に、２
Ｂ、２Ｃ，２Ｄに並列的に供給される。

さらに上記バンドパスフィルタ回路２Ａ、２Ｂ。

２Ｃ，２Ｄを通過した信号は４個の検出回路（ＤＥＴ）
、？Ａ　、３Ｂ　、３Ｃ，３Ｄそれぞれによって検出さ
れ、各検出信号は４個の各ローパスフィルタ回路（ＬＰ
Ｆ）４Ａ、４Ｂ、４Ｃ。

４Ｄに供給される。上記ローパスフィルタ回路４に、４
Ｂ、４Ｃ，４Ｄを通過した信号はマルチプレクサ（ＭＰ
Ｘ）５を介してアナログ／ディジタル変換回路（Ａ／Ｄ
）６に選択的に供給される。そして上記アナログ／ディ
ジタル変換回路６からのディジタル出力が前記マイクロ
フォンからの入力音声に対する認識結果となる。

ところで、最近の音声認識回路では、スイッチドキャパ
シタ・フィルタ技術を用いることによって回路の高集積
度化および高精度化が図られるようになってきておシ、
前記マイクアンプ１、バンドパスフィルタ回路２　オヨ
Ｕ　ａ　−ｔｅ　スフィルタ回路４はすべてスイッチド
キャパシタ回路を用いて構成される。このスイッチドキ
ャノクシタ回路を用いた回路では、各スイッチドキャパ
シタ回路を制御するために、発振回路と、この発振回路
の出力から種々のクロックパルスを形成するだめのクロ
ック発生回路が必要となる。スイッチドキャパシタ回路
における精度は使用されるクロックパルスの精度に左右
されるものであう、従来とのクロックパルスとしてはた
とえばＣＲ発振回路の出力から形成したものを用いてい
る。ところが、このＣＲ発振回路は発振周波数の精度が
悪いだめ、スイッチドキャパシタ回路自体ひいては音声
認識回路の精度を悪化させている。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的とすることとは、クリスタル振動子等を
用いて安定に発振している発振回路の発振信号を基準信
号として利用し、この基準信号から任意の倍数の周波数
を持つ信号を安定にかつ高精度に発生できる発振回路を
提供することにある。

〔発明の概要〕

との看明による発振回路では、シーミツト型発振回路の
発振出力周波数に応じてその抵抗値が設定され、負の等
価抵抗を有する負性のスイッチドキャノＪ？シタ回路お
よび基準信号の周波数に応じてその抵抗値が設定され、
正の等価抵抗を有する正性のスイッチドキャパシタ回路
が設けられ、上記負性のスイッチドキャＡ’シタ回路の
一端には一定の直流電圧が供給され、上記正性のスイッ
チドキャノ＋７タ回路の一端には得るべき発振信号の周
波数に応じた値の直流電圧が供給され、上記両スイッチ
ドキャパシタ回路の出力電流の合成電流値に応じて上記
シュミット型発振回路の高レベル側のしきい値電圧の設
定が行なわれ、これによシュミット型発振回路の発振信
号の周波数が調整されている。

〔発明の実施例〕

以下図面を参照してこの発明の詳細な説明する。第２図
はこの発明の発振回路の一実施例に係る構成を示す回路
図である。図において１０はキャパシタ１ノと４個のス
イッチ１２ないし１５とを有し、後述するシュミット型
発振回路からの発振信号Ｓｓの周波数ｆｔ３に応じて抵
抗値が設定され、かつ負の等価抵抗を持つスイッチドキ
ャｉ４シタ回路（以下８０回路と略称する）である。こ
のＳＣ回路１０内のキャパシタ１１の一端にはスイッチ
１２および１３の各一端が接続されておシ、さらにスイ
ッチ１２の他端はアース点に接続されている。上記キャ
パシタ１１の他端にはスイッチ１４および１５の各一端
が接続されておυ、さらにスイッチ１４の他端はアース
点に接続されている。そして上記４個のスイッチ１２な
いし１５のうちそれぞれ２個ずつのスイッチ１２．１５
および１３．１４が、信号Ｓｓに応じて交互にオン状態
にされる。

２０はキャパシタ２１と４個のスイッチ２２ないし２５
とを有し、周波数が安定しまた基準信号Ｓｃたとえばク
リスタル振動子を用いた発振回路の発振出力信号Ｓｃの
周波数ｆ、に応じて抵抗値が設定され、かつ正の等価抵
抗を持つＳＣ回路でおる。このＳＣ回路２０内のキャパ
シタ２ノの一端にはスイッチ２２および２３の各一端が
接続されておシ、さらにスイッチ２３の他端はアース点
に接続されている。上記キャパシタ２１の他端にはスイ
ッチ２４および２５の各一端が接続されておシ、さらに
スイッチ２５の他端はアース点に接続されている。そし
て上記４個のスイッチ２２ないし２５のうちそれぞれ２
個ずつのスイッチ２２．２４および２３．２５が、信号
Ｓｃに応じて交互にオン状態にされる。

上記一方のＳＣ回路１０内のスイッチ１３の他端が接続
されている８１点には直流電源Ｖ□の正極側が接続され
ている。上記他方のＳＣ回路２０内のスイッチ２２の他
端が接続されている８２点には可変直流電源■２の正極
側が接続されている。

上記直流電源Ｖ１および可変直流電源ｖ２の各負極側は
共にアース点に接続されている。また、上記一方のＳＣ
回路１０内のスイッチ１５の他端と他方のＳＣ回路２０
内のスイッチ２４の他端とが接続され、この接続点すに
は積分回路３０の入力端が接続されている。この積分回
路３０は上記す点に流れる電流を積分してこの電流の値
および極性に応じた値と極性を持つ電圧■ｏを得るだめ
のものである。

上記積分回路３０は、反転入力端子、非反転入力端子お
よび出力端子を有する差動増幅回路３１とキャパシタ３
２とを備えておシ、キャノ臂シタ３２は差動増幅回路３
ノの反転入力端子と出力端子との間に接続され、差動増
幅回路３１の非反転入力端子はアース点に接続されてい
る。

この積分回路３０の出力電圧Ｖ。は電圧バッファ回路４
０を介してシュミット型発振回路５０に供給される。上
記電圧バッファ回路４０は反転入力端子、非反転入力端
子および出力端子を有する差動増幅回路４１で構成され
、反転入力端子と出力端子とが接続されかつ非反転入力
端子には上記電圧■。が入力されている。

上記シュミット型発振回路５０内には非反転入力端子、
反転入力端子および出力端子を有する差動増幅回路５１
が設けられている。この差動増幅回路５１の非反転入力
端子には、高レベル側のしきい値篭ＬＶ８歳よυ区ノ４
７／　ｊＥＩＩ　Ｇム至い値電圧■１が交互に入力され
るようになっている。上記高レベル側のしきい値電圧ｖ
８は、正極性の電碑電圧ｖＤＤ　印加点と前記電圧７９
７７１回路４０の出力端子との間に直列接続された２個
の抵抗５２．５３の直列接続点Ｃで得られ、この電圧ｖ
ＨはＰチャネルＭＯ８ＦＥＴ　５４およびＮチャネルＭ
Ｏ８ＦＥＴ　５５からなるＣＭＯＳスイッチ５６を介し
て上記差動増幅回路５１の非反転入力端子に入力される
ようになっている。低レベル側のしきい値電圧ｖＬは、
上記電源電圧ｖＤＤ印加点と負極性の電源電圧ｖｓ８印
加点との間に直列接続された２個の抵抗５７．５８の直
列接続点ｄで得られ、この電圧ｖＬはＰチャネルＭＯ８
ＦＥＴ　５９およびＮチャネルＭＯ８ＦＥＴ　６ｏから
なるＣＭＯＳスイッチ６１を介して差動増幅回路５１の
非反転入力端子に入力されるようになっている。上記差
動増幅回路５１の出力端子には２個のインバータ６２．
６３が縦続接続され、後段のインバータ６３の出力端と
ｖｓｓ印加点との間には抵抗６４とキャパシタ６５とが
直列接続されている。

上記後段のインバータ６３の出力信号は上記ＣＭＯＳス
イッチ５６を構成するＮチャネルＭＯ８ＦＥＴ５５のダ
ートおよびＣＭＯＳスイッチ６１を構成するＰチャネル
ＭＯ８ＦＥＴ　５９のダートに並列１的、に、入力され
るとともに２個のインバータ６６．６７にも入力されて
いる。上記インバータ６６の出力信号はＣＭＯ３スイッ
チ５６を構成するＰチャネルＭＯ８ＦＥＴ　５４のダー
トおよびＣＭＯ８スイッチ６ノを構成するＮチャネルＭ
Ｏ８ＦＥＴ　６０のケゝ−トに並列的に入力されている
。また、上記抵抗６４とキャパシタ６５との直列接続点
ｅの電圧が差動増幅回路５ノの反転入力端子に人力され
ている。そして上記インバータ６７の出力信号がこの発
振回路の発振出力信号Ｓｌ、として他の回路に供給され
ているとともに、この信号Ｓｓ　は前記一方のＳＣ回路
１０に帰還されている。

またこの実施例回路内に設けられている３個の差動増幅
回路３１．４１．５１は、正極性の電源電圧ｖＤＤとこ
のｖＤＤと絶対値が等しい負極性の電源電圧■８Ｂとの
間の電圧で動作するようになっておシ、前記アース点の
電位は上記両軍圧■ＤＤとｖｓｓとの中間電位であるＯ
Ｖに設定されている。

上記構成でなる回路において、まず、シュミット型発振
回路５０の動作を説明する。いま、予め、抵抗５２と５
３の抵抗比と電圧バッファ回路４０からの出力電圧Ｖ。

に応じて０点で得られるしきい値電圧ｖＨが固定されて
お９、しかもこの電圧ｖＨは抵抗５７．５８の抵抗比に
応じてｄ点で得られるしきい値電圧ｖＬよシも高くなっ
ているとする。いま差動増幅回路５１の出力信号カ高レ
ベル（■ＤＤレベル）となっているとき、インバータ６
３の出力信号も高レベルにされるので、キャパシタ６５
は抵抗６４を介して、抵抗６４およびキャノクシタ６５
の値に応じた時定数τで充電される。したがって、ｅ点
の電圧は順次上昇していく。一方、インバータ６３の出
力信号が高レベルにされているときにＣＭＯＳスイッチ
５６がオン状態にされ、差動増幅回路５１の非反転入力
端子にはこのＣＭＯＳスイッチ５６を介して、高レベル
側のしきい値電圧ｖＨが入力される。したがって、差動
増幅回路５ノはこのしきい値電圧ｖＨと上記ｅ点の電圧
とを比較することになる　。そしてｅ点の電圧が」二記
しきい値電圧■□、に到達すると、差動増幅回路５１の
出力（ｉ　号ハ高１／　ヘルカラ低レベル（■Ｓｓレベ
ル）ニ反転する。このレベル反転の後、インバータ６３
の出力信号も低レベルに反転するので、いｉｔで充電さ
れていたキャパシタ６５は、抵抗６４を介して今度はｖ
ｓＳレベルに向って時定数τで放電される。したがって
、ｅ点の電圧は今度は順次下降していく。一方、インバ
ータ６３の出力信号が低レベルにされているときにはＣ
ＭＯＳスイッチ６１がオン状態にされ、差動増幅回路５
１の非反転入力端子にはこのＣＭＯＳスイッチ６ノを介
して、低レベル側のしきい値電圧ＶＬが入力される。し
たがって、このとき差動増幅回路５ノはこのしきい値電
圧ＶＬと上記ｅ点の電圧とを比較することになる。そし
て下降しているｅ点の電圧が上記しきい値電圧■１に到
達すると、差動増幅回路５１の出力信号は低レベルから
再び高レベルに反転する。以下同様にして差動増幅回路
５１がｅ点の電圧と２つのしきい電圧ｖ１□、　ＶＩ。

を交互に比較することによって、インバータ６３の出力
信号は所定の周期で高レベルおよび低レベルを交互に繰
シ返す発振信号となる。またインバータ６７の出力信号
Ｓ、Ｉ］は上記インバータ６３の反転信号であるので、
この信号Ｓｓも発振信号となる。そしてこのシュミット
型発振回路５０の発振信号ＳＢの周波数ｆ、は、しきい
値電圧ｖＨおよびｖＬが一定に設定されているときには
一定であシ、その値は上記しきい値電圧ｖＨとＶＬとで
決定されるシュミット幅（１ＶＨ１＋１ＶＬｌ）と、抵
抗６４およびキャパシタ６５の値で決定される前記時定
数τに応じたものにされる。第３図は上記０点における
電圧ｖ８とインバータ６３の出力信号可どの関係を示す
波形図である。

一方、上記シュミット型発振回路５０からの発振信号Ｓ
ｓが入力されているＳＣ回路１０の等価抵抗値Ｒ１は、
キャノ４シタ１１の値をＣ１とすると次式で与えられる
。

Ｒ□＝−□・・・・・・（１）Ｃ１・Ｉ８同様に信号Ｓ。が入力されているＳＣ回路２゜の１等価
抵抗値Ｒ２は、キャパシタ２１の値を０２とすると次式
で与えられる。

Ｒ，＝□・・・・・・（２）Ｃ２・ｆｃいま、上記ＳＣ回路１０．２０の各一端すなわちＳＣ回
路１０内のスイッチ１３の他端およびＳＣ回路２０内の
スイッチ２２の他端には直流電源Ｖ工もしくは可変直流
電源■２から正極性の電圧が供給されているので、両Ｓ
Ｃ回路１０．２０にはそれぞれ直流電流が流れる。一方
のＳＣ回路１０は負の等価抵抗値Ｒ１を持つため、との
ＳＣ回路１０に流れる電流工１の向きは第２図中左方向
（これを負極性の方向とする）となる。他方のＳＣ回路
２０は正の等価抵抗値Ｒ２を持つため、このＳＣ回路２
０に流れる電流■２の向きは第２図中右方向（これを正
極性の方向とする）となる。すなわち、上記電流Ｉ、、
Ｉ、の向きは互いに逆方向となる。そして積分回路３ｏ
には両電流１１１１！の合成電流が供給される。いま、
この合成電流が負極性の場合、すなわち、電流■□がＩ
２　よシも大きくなっている場合に、積分回路３０の出
力電圧Ｖ。は正極性の電源電圧ｖＤＤ　に向って順次上
昇する。上記とは反対に電流工□。

■、の合成電流が正極性の場合、すなわち、電流Ｉ□よ
シもＩ２の方が大きくなっている場合に、積分回路３０
の出力電圧Ｖ。は負極性の電源電圧ｖｓ８に向って順次
下降する。そして積分回路３゜の出力電圧Ｖ。が上昇も
しくは下降している途中でＳＣ回路１０．２０の出力電
流Ｉ０．Ｉ２が平衡状態となシ、その合成電流が０にな
ると、出力電圧Ｖ。の変化はその時点で止まり、その後
Ｖ。

は変化しない。

いま仮に直流電源ｖ１の値と可変直流電源ｖ２の値が等
しく設定されておシ、シかもＳＣ回路１０．２０内１）
キヤｐ４シタ１　ｉ　、　２１ｔＤ値”１＋０２が互い
に等しく設定されているとする。このとき、ＳＣ回路１
０．２０では、２つの信号５ｓＳｃの周波数ｆｓ、ｆｃ
が一致したときに、電流１１　と工、の合成電流が０に
され、積分回路３゜の出力電圧Ｖ。がある値に固定され
る。ｖｏＯ値が固定されると、シーミツト型発振回路５
０内で形成されている高レベル側のしきい値電圧ｖＨも
固定され、これによってシーミツト幅（ＩＶＨＩ　＋Ｉ
ＶＬＩ　＞も固定されるので、発振信号Ｓ８の周波数ｆ
ｓも固定される。

上記周波数ｆｓとｆｃが一致している状態から、Ｉ８が
低下したとする。周波数ｆｓが低下すると、前記（１）
式で与えられるＳＣＣ回路１０靜流１１の絶対値は小さ
くなる。すると工、と工２の合成電流は正極性の値とな
シ、積分回路３０の出力電圧Ｖ。は■８ｓに向って降下
する。電圧Ｖ。

がｖｓｓに向って降下することによって、シーミツト型
発振回路５０内の０点で得られる電圧ｖＩＥは低下し、
シュミット幅（ＩＶＢＩ　＋　ＩＶＬＩ　）が以前よシ
も狭くなるので、シュミット型発振回路５０における発
振出力信号Ｓ６の周波数ｆｓは上昇する。周波数１８が
上昇すると、ＳＣ回路１０の等価抵抗値Ｒ１は今度は小
さくなシ、電流工□の絶対値が順次大きくなる。すると
電流工、とＩ、の合成電流値は正極性からＯの値に向っ
て減少し、Ｉ６がｆＣと一致するとＯになる。したがっ
て、Ｉ８が降下した場合、ｆｃと一致するまで積分回路
３０の出力電圧Ｖ。はｖＤＤに向って上昇し、ｖｏが元
の値になるとその上昇が止まシ、発振出力信号Ｓ、の周
波数ｆ、がｆｃと一致するとｆ、の上昇も止まる。

上記周波数ｆｓとｆｃが一致している状態から、今度は
Ｉ８が上昇したとする。周波数ｆｓが上昇すると、前記
（１）式で与えられるＳＣ回路１０の等価抵抗値Ｒ１は
以前よシも小さくなシ、電流工□の絶対値が大きくなる
。すると、電流１１とＩ２の合成電流は負極性の値とな
り、積分回路３０の出力電圧■。ＦｉｖＤＤに向って上
昇する。電圧■ｏが上昇すると、高レベル側のしきい値
電圧ｖＨは以前よシも高くなシ、シュミット幅（ＩＶＨ
Ｉ刊ＶＬＩ）は以前よシも広くなるので、シュミット型
発振回路５０における発振出力信号Ｓ８の周波数ｆ８は
下降する。周波数ｆ８が下降すると、ＳＣ回路１０の等
価抵抗値Ｒ１は太きくなシ、電流工、の絶対値が順次小
さくなる。すると電流工、とＩ２の合成電流値は負極性
からＯの値に向って増加し、Ｉ６がｆ、と一致するとＯ
になる。したがって、Ｉ８が上昇した場合、ｆｏと一致
するまで積分回路３０の出力電圧Ｖ。はｖｓｓに向って
降下し、ｖｏが元の値になるとその降下が止まり、発振
出力信号Ｓｓの周波数１６がｆ。と一致するとｆｓの降
下も止まる。

すなわち、この実施例回路において、直流電源Ｖユの値
と可変直流電源ｖ２の値が等しく設定されておシ、かつ
ＳＣ回路１０，２０内のキャパシタ１１．２１の値が互
いに等しく設定されている場合に、発振出力信号Ｓ、の
周波数ｆＢは信号Ｓｃの周波数ｆｃと一致するように制
御される。

次に可変直流電源Ｖ、の設定を変える場合について説明
する＠まず、■、をＶ□に比べて高く設定すると、ＳＣ
回路２０の等価抵抗値Ｒ２は一定であるので、このＳＣ
回路２θの出力電流ｌ！が以前よシも大きくなる。この
とき、電流■１とＩ。

を平衡させてその合成電流の値をＯにするためには、一
方のＳＣ回路１０の出力電流工、の絶対値が以前よシも
大きくなる必要がある。

上記電流工２が大きくなることによって、積分回路３０
の出力電圧Ｖ。はｖｓｓに向って降下し、この後、シュ
ミット型発振回路５０の発振出力信号３　Ｓの周波数ｆ
ｓは上昇する。そしてこの周波数ｆ８の上昇は、ＳＣ回
路１０の出力電流Ｉ□の絶対値が工２の絶対値と一致す
るまで続く。すなわち、■２をｖｌに比べて高く設定し
た場合には、発振出力信号Ｓ８の周波数ｆｓがｆ、よシ
も高い点で一定となるように制御される。

次に■２を■、に比べて低く設定すると、ＳＣ回路２０
の出力電流工２は以前よシも小さくなる。

このとき、電流■、と工２を平衡させてその合成電流の
値をＯにするためには、上記とは逆に一方のＳＣ回路１
０の出力電流Ｉ□の絶対値が以前よりも小さくなる必要
がある。

電流Ｉ２が小さくなることによって、積分回路３０の出
力電圧Ｖ。はｖＤＤに向って上昇し、この後、シュミッ
ト型発振回路５０の発振出力信号Ｓｓの周波数ｆＢは低
下する。そしてこの周波数ｆ８の低下は、ＳＣ回路１０
の出力電流１１の絶対値が１２の絶対値と一致するまで
続く。すなわち、ｖ２をｖｌに比べて低く設定した場合
には、発振出力信号Ｓｓの周波数ｆＦｉｌ）ｉｆ。よシ
モ低い点で一定となるように制御される。

ところで、この実施例回路において発振周波数ｆｓが安
定する条件は、２個のＳＣ回路１０゜２００出力電流１
１．Ｉ、の合成電流値が０になることである。すなわち
この安定条件は次式で与えられる。

Ｉ□＋ｌ２＝０　・・・・・・（３）上記（３）式に前記（１）　＋　（２）式で与えられる
抵抗値Ｒ１＋”２の関係を代入すると次式が得られる。

Ｃ１ｆＢ　・Ｖｔ　＋Ｃ２・ｆｃ−Ｖ２　＝０−−（４
）次に上記（４）式をｆｓについてまとめると次式が得
られる。

ここで予めＣ，＝Ｃ，と仮定しているのであるから、ｆ
８はｆｏをＶ　２１ｙ”、′倍したものとなる。し！たがって、可変直流電源Ｖ、の値を調整することによっ
てｆｃの任意の倍数の周波数１８を持つ信号Ｓ８を作る
ことができる。

第４図はＣｌ＝Ｃ２とした場合の上記実施例回路の特性
図を示すものでちゃ、横軸には発振信号Ｓｓの周波数ｆ
８を、縦軸には可変直流電源ｖ２の値をそれぞれとって
いる。図示するようにｆ８は■２に対して線型な関係と
なっている。

ここで２個のＳＣ回路１０．２０　における等価抵抗値
Ｒ，，Ｒ，は前記（１）、（２）式に示すように、Ｃ□
、Ｃ２の値が一定であれば周波数ｆｓＸｆｃのみによっ
て決定され、キヤ・々シタ１１．２１の値Ｃ１＋０２は
抵抗等に比べてはるかに高い精度で設定することができ
るので、周波数ｆｓｆｃは高精度で抵抗Ｒ□ｒＲ２に変
換される。この抵抗Ｒ，，Ｒ，の値の差は電流に変換さ
れ、さらにこの電流は電圧に変換された後、この電圧に
応じシュミット型発振回路５０の発振周波数ｆｓが調整
されるので、この周波数１８を安定にしかも高精度で調
整することができる。

また上記説明では、可変直流電源ｖ２　の値を変えるこ
とによって発振周波数ｆＳ　の調整を行なうようにして
いるが、これは上記（４）式から明らかなように、２個
のＳＣ回路１０．２０内のキャパシタ１１，２１の値Ｃ
１，Ｃ２の設定を変え、その比に応じた倍数の周波数に
調整することができる。たとえばｎ−０１＝０２の関係
を満足するヨウニキャパシタ１１．２１の値を設定する
ことによって、ｆ８の周波数をｆｃのｎ倍に調整するこ
とができる。しかもとのｎの値は、可変直流電源Ｖ２を
変化させる場合も同様であるが、整数に限らず、小数を
含む実数に設定することができる。また■２の代υにｖ
ｌを可変直流電源で構成するようにしてもよい。

第５図および第６図はそれぞれ前記実施例回路で用いら
れている２個のＳＣ回路１０．２０それぞれを具体的に
示す回路図である。なお、第５図および第６図において
、前記第２図と対応する箇所には同一符号を付して説明
する。また前記信号５ｓＳｃとして実際には、第７図の
タイミングチャートに示すように互いに位相が異なる２
相の信号Ｓ８１．Ｓｓ□もしくはＳＣ１、”’Ｃ２が用
いられる。

負の等価抵抗値を有する一方のＳＣ回路１０内のスイッ
チ１２ないし１５は第５図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ　７１ないし７４それぞれとＰチャネルＭＯ
８ＦＥＴ　７５ないし７８それぞれとを並列接続してな
るＣＭＯＳスイッチ８２ないし８５で構成されている。

そして上記ＮチャネルＭＯ８ＦＥＴ　７１　、７４のダ
ートには第７図中の信号Ｓ８１が、ＰチャネルＭＯ８Ｆ
ＥＴ　７５　、７８　のデートにはＣＭＯＳインバータ
７９を介して上記信号Ｓｓ１がそれぞれ供給され、上記
ＮチャネルＭＯ８ＦＥＴ　７２　、７３のダートには第
７図中の信号Ｓｓ２が、ＰチャネルＭＯ８ＦＥＴ　７６
　、７７のダートにはＣＭＯＳインバータ８０を介して
上記信号Ｓ８２がそれぞれ供給されている。

このような構成において、いまＣＭＯＳスイッチ８３の
他端に直流電圧ｖ１を供給し、ＣＭＯＳスイッチ８５の
他端にはアース電位を供給した状態で各ＣＭＯＳスイッ
チ８２ないし８５を信号Ｓ８１゜ＳＳ２に応じてスイッ
チ制御した場合について説明する。いま、信号Ｓｓ２が
高レベルのときにはＣＭＯＳスイッチ８３．８４がオン
状態にされる。

このとき、キャパシタ１１の他端（第５図のｆ点）には
−〇、・■、の電荷が蓄積される。次に信号Ｓｓ１が高
レベルのときにはＣＭＯＳスイッチ８２゜８５がオン状
態にされる。このとき、上記ｆ点には予め蓄積されてい
る負の電荷を打消すように、アース点からＣＭＯＳスイ
ッチ８５を介して止の電荷＋Ｃ８・■１　が流入する。

このような動作が１秒間当ｐｆｓ　回縁シ返されるので
、ｆ点からＣＭＯＳスイッチ８５を介してアース点に流
れる電流の向きを正とした場合にこのＳＣ回路に流れる
電流の値工は次式で与えられる。

−Ｉ＝Ｃ１・Ｖｌ　・１ｓ−−−−−−（６）とのＳＣ
回路における等価抵抗Ｒの値は、供給電圧ｖ１　を上記
電流ｌで割ったものであるので、このＲは次式で与えら
れる。

この（′７）式の右辺は前記（１）弐の右辺と同じで６
Ｄ、第５図のＳＣ回路が周波数ｆｓに応じた負の等価抵
抗を持つ回路であることがわかる。

正の等価抵抗値を有する他方のＳＣ回路２０内のスイッ
チ２２ないし２５は第６図に示すように、ＮチャネルＭ
Ｏ８ＦＥＴ　９１ないし９４それぞれとＰチャネルＭＯ
８ＦＥＴ　９５ないし９８それぞれとを並列接続してな
るＣＭＯＳスイッチ１０２ないし１０５で構成されてい
る。そして上記ＮチャネルＭＯ８ＦＥＴ　９１　、９３
のダートには第７図中の信号Ｓｃ１が、ＰチャネルＭＯ
８ＦＥＴ　９５　、９７のダートにはＣＩＶＩＯＳイン
バータ９９を介して上記信号Ｓｃ１がそれぞれ供給され
、上記ＮチャネルＭＯ８ＦＥＴ９２　、９４のダートに
は第７図中の信号Ｓｏ２が、ＰチャネルＭＯ８ＦＥＴ　
９６　、９８のダートにはＣＭＯＳインバータ１００を
介して上記信号Ｓｃ２がそれぞれ供給されている。

このような構成において、いまＣＭＯＳスイッチ１０２
の他端に直流電圧■２を供給し７、ＣＭＯＳスイッチ１
０４の他端にはアース電位を供給した状態で各ＣＭＯＳ
スイッチ１０２ないし１０５を信号Ｓ。１１ＳＣ２に応
じてスイッチ制御した場合について説明する。いま信号
Ｓｃ１が高レベルのときにはＣＭＯＳスイッチ１０２，
１０４がオン状態にされる。このとき、キャパシタ２ノ
にはＣ２・■２なる電荷が蓄積される。次に信号Ｓｃ２
が高レベルになると、今度はＣＭＯＳスイッチ１０３，
１０５がオン状態にされ、いままでキャパシタ２ノに蓄
えられていた電荷はアース点に放出される。

すなわち、この回路では正の電荷が流出される。

このような動作が１秒間’Ｉ　、！ｌＪ　ｆｃ回繰り返
されるので、キャパシタ２１の他端（第６図のｇ点）か
らＣＭＯＳスイッチ１０４を介してアース点に流れる電
流の向きを正とした場合にこのＳＣ回路に流れる電流の
値Ｉは次式で与えられる。

ｌ＝Ｃ２・ｖ２・ｆｃ・・・・・・（８）またこのＳＣ
回路における等価抵抗Ｒの値は、供給電圧ｖ２を上記電
流Ｉで割ったものであるので、とのＲは次式で与えられ
る。

この（９）式の右辺は前記（２）式の右辺と同じであシ
、第６図のＳＣ回路が周波数ｆｃに応じた正の等価抵抗
を持つ回路であることがわかる。

第８図はこの発明の他の実施例の構成を示すブロック図
である。この実施例回路では、第２図の実施例回路に対
して分周回路１１０が追加されている。この分周回路１
１０はシュミット型発振回路５０の発振出力信号Ｓｓを
ｎ分周するだめのものであシ、前記一方のＳＣ回路１０
は上記発振出力信号Ｓ８の代りにｎ分周された信号Ｓ（
によって制御されている。

このような構成によれば、発振出力信号Ｓ８の周波数ｆ
ｓは、第２図の場合のｎ倍で一定となるように制御され
る。

第９図は第８図中の分周回路１１０の具体的構成を示す
回路図である。この分周回路１１０は上記ｎの値が８、
すなわち発振出力信号Ｓ８を８分周する場合の例であシ
、３個のＤ型フリップフロツノ回路１１）ないし１１３
で構成された周知のものである。上記３個のフリップフ
ロップ回路１１１ないし１１３のデータ入力端子りは各
自の第１出力端子Ｑにそれぞれ接続され、前段の第２出
力ψｊＭ子Ｑが後段のクロック入力端子ＣＰに接続され
る如く多段接続されている。そして初段のフリツノフロ
ッグ回路１１１のクロック入力端子に前記シュミット型
発掘回路５０からの発振出力信号Ｓｓが供給され、終段
のフリップフロップ回路１１３の第２出力端子から８分
周された信号ＳＳ′が出力される。なお、分周比ｎを変
えるにはフリップフロップ回路を必要に応じて増減すれ
ばよい。

第１０図はこの発明のさらに他の実施例の構成を示すブ
ロック図である。この実施例回路では、第８図回路と同
様の分周回路１１０と２個の同期回路１２０Ａ、１２０
Ｂが追加されている。分周回路１１０はたとえば第９図
と同様の構成を持ち、シュミット型発振回路５０の発振
出力信号Ｓｓを８分周して信号３Ｗを出力する。

上記一方の同期回路１２６Ａは、８分周される前の信号
Ｓ８に、８分周された後の信号Ｓｔを同期させるだめの
ものであシ、前記一方のＳＣ回路１０は上記同期回路１
２０Ａの出力信号Ｂ。

によって制御される。他方の同期回路１２０Ｂは前記基
準信号Ｓｃをシュミット型発振回路５０の発振出力信号
Ｓｓに同期させるだめのものであシ、前記他方のＳＣ回
路２０はこの同期回路１２０Ｂの出力信号Ｓｃｏによっ
て制御される。

第１１図は第１０図中の同期回路１２０Ａ　。

１２０Ｂを具体的に示す回路図である。なお、同期回路
１’２０に、１２０Ｂは入力信号のみが異な９回路構成
は同一である。図において１２１および１２２は立上シ
同期式のＤ型フリップフロッゾ回路であり、両フリッゾ
フロップ回路１２１．１２２のクロック入力端子（ｃｐ
）には前記シュミット型発振回路５０からの発振出力信
号Ｓ８が供給される。上記一方のフリップフロッグ回路
１２１のデータ入力端子りには、同期回路１２０Ａの場
合には分周回路１１０の分周出力信号Ｓｉが、同期回路
１２０Ｂの場合には信号Ｓｃがそれぞれ供給される。上
記一方の７リツプフロツノ回路１２１の出力端子Ｑの信
号ｑ、Ｕ他方のフリッゾフロッゾ回ＫＳ１２２（７）デ
ータ入力端子に供給されるとともにインバータ１２３に
も供給される。上記インバータ１２３の出力信号礪　は
他方の７リツプフロツノ回路１２２の出力端子の信号Ｑ
２とともにＮＯＲゲート１２４に並列的に供給される。

上記ＮＯＲダート１２４の出力信号Ｘは縦続接続された
２個のイインパータ１２５，１２６を介してＮＡＮＤダ
ート１２７およびＮＯＲ）ｌＡ−ト１２Ｂに供給される
。

上記インバータ１２６の出力信号は縦続接続された４個
のインバータ１２９ないし１３２を介して上記ＮＡＮＤ
ゲート１２７およびＮＯＲゲート１２．８に供給される
。さらに上記ＮＡＮＤダート１２７の出力信号はインバ
ータ１３３に供給される。そして上記インバータ１３３
の出力信号は、前記フリップフロッグ回路１２１に供給
される信号がＳｆの場合には前記一方のＳＣ回路１０内
のスイッチ１３．１４を制御するだめの信号としてこの
ＳＣ回路１θに供給され、フリップフロッグ回路１２ノ
に供給される信号がｓｃの場合には前記他方のＳＣ回路
２ｏ内のスイッチ２３．２５を制御するだめの信号とし
てこのＳＣ回路２０に供給される。上記ＮＯＲダート１
２８の出力信号は、前記フリッゾフロップ回路１２ノに
供給される信号が８６の場合には前記一方のＳＣ回路１
０内のスイッチ１２．１５を制御するための信号として
このＳＣ回路１ｏに供給され、フリップフロッグ回路１
２１に供給される信号がＳｃの場合には前記他方のＳＣ
回路２ｏ内のスイッチ２２．２４を制御するだめの信号
としてこのＳＣ回路２０に供給される。

第１１図のように構成されている同期回路１２０にもし
くは１２０Ｂは次のように動作する。いま、シュミット
型発振回路５ｏがらの発振出力信号Ｓｓに対し、たとえ
ば信号３４が第１２図に示すような位相ずれを持ってい
るとする。

フリップフロッグ回路１２１，１２２は、クロック入力
信号すなわち信号ｓｓの立上シに同期して出力信号Ｑｌ
、Ｑ２のレベルが入力信号と一致するように設定し、信
号ＳＣの立下シ時には以前の出力レベルを保持するので
、この両川カ信号Ｑ１．Ｑ２は第１２図に示すように変
化する。したがって、ＮＯＲダート１２４の出力信号Ｘ
として、信号Ｓｓに同期しかつｓｓの１周期の期間だけ
高レベルとなるパルス信号が得られる。この信号Ｘが供
給されているインバータ１２９ないし１３２，１３３、
ＮＡＮＤゲート１２７およびＮＯＲゲート１２８からな
る回路は、この信号Ｘからインバータ１２９ないし１３
２の遅延時間を利用して、前記第７図に示すような高レ
ベル期間が重なシ合わない２相の信号ｓ８１　”’８２
に対５ｓｏ１によって制御されるｓｃ回回路ｌ円内スイ
ッチ１２．１５は、信号ｓｓのほぼ１周期の期間だけオ
ン状態にされる。すなわち、上記一方のＳＣ回路１０に
前記正の電荷が流入する期間は、信号Ｓ８のほぼ１周期
に相当する期間にされる。一方、入力信号として信号Ｓ
Ｃが供給される同期回路１２０Ｂにおいても、ＮＯＲダ
ート１２４の出力信号Ｘとしては、信号Ｓ８に同期しか
つＳｓの１周期の期間だけ高レベルとなるパルス信号が
得られる。さらにこの信号Ｘから、前記第７図に示すよ
うな２相の信号Ｓｃ１．Ｓ、に対応した一対の信号５ｃ
ｏ１Ｓｃｏ２が形成される。しかもこのうち第１２図中
の信号Ｓ′Ｂ。、に対応した信号Ｓｃｏ。

によって制御されるＳＣ回路２０内のスイッチ２２゜２
４は、信号Ｓ８のほぼ１周期の期間だけオン状態にされ
る。すなわち、上記他方のＳＣ回路２０から正の電荷が
流出する期間も、一方のＳＣ回路１０の場合と同様に信
号ＳＢのほぼ１周期に相当する期間にされる。この結果
、第１０図の実施例回路では前記（４）式がそのまま成
立し、これによって発振周波数が比較的大きいときの誤
差の発生が防止される。しかも第１２図に示すように信
号Ｓ’８０１とＳ′Ｂｏ２（もしくはＳ′ｃｏ１と””
Ｃ０２）の高レベル期間が重なシ合うことがないので、
ＳＣ回路１０においてスイッチ１２．１５と１３゜１４
が同時にオン状態にされることが々く電流１１の誤差も
発生しない。これはＳＣ回路２０でも同様である。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば、上記実施例回路で
は前記ＳＣ回路１０．２０の出力電流の合成電流値に応
じて発振周波数が調整される発振回路がシュミット型発
振回路５０である場合について説明したが、これはこの
ような機能を持つ発振回路であればどのよう力構成のも
のであってもよい。さらに上記実施例回路では、負の等
価抵抗を持つ一方のＳＣ回路ｌθを信号Ｓｓで制御し、
正の等価抵抗を持つ他方のＳＣ回路２Ｏｆ信号ＳＣで制
御する場合について説明したが、これは互いに他方の信
号で制御するように構成してもよい。

〔発明の効果〕

以上説明したようにこの発明によれば、基準信号の任意
の倍数の周波数を持つ信号を安定にかつ高精度に発生で
きる発振回路倭提供することができる。

【図面の簡単な説明】

第１図は音声認識回路の一般的な構成を示す回路図、第
２図はこの発明に係る発振回路の一実施例の構成を示す
回路図、第３図は第２図回路内のシュミット型発振回路
の動作を示す波形図、第４図は第２図回路の特性図、第
５図および第６図はそれぞれ上記第２図回路で用いられ
るスイッチドキャパシタ回路を具体的に示す回路図、第
７図は第５図および第６図の回路で用いられる信号のタ
イミングチャート、第８図はこの発明の他の実施例の構
成を示すブロック図、第９図は第８図回路の一部の具体
的構成を示す回路図、第１０図はこの発明のさらに他の
実施例の構成を示すブロック図、第１１図は第１０図回
路の一部の具体的構成を示す回路図、第１２図は第１１
図回路のタイミングチャートである。１０．２０・・・スイッチドキャパシタ回路（８６回路
）、１ノ、２１・・・キャパシタ、３ｏ・・・積分回路
、４０・・・電圧バッファ回路、５ｏ・・・シュミット
型発振回路、１１０・・・分周回路、１２０ｋ。１２０Ｂ・・・同期回路。

Claims

【特許請求の範囲】

（１）第１の信号の周波数に応じてその抵抗値が設定さ
れ、負もしくは正の等価抵抗を有する第１の手段と、第
２の信号の周波数に応じてその抵抗値が設定され、正も
しくは負の等価抵抗を有する第２の手段と、上記第１、
第２の手段に直流バイアスを供給してそれぞれ直流電流
を流す第３の手段と、上記第１、第２の手段の出力電流
の合成電流値に応じて周波数が調整される発振信号を出
力する第４の手段と、上記発振信号を分周しこの分周信
号を上記第１の信号として上記第１の手段に帰還する第
５の手段とを具備したことを特徴とする発振回路。
（２）第１の信号の周波数に応じてその抵抗値が設定さ
れ、負もしくは正の等価抵抗を有する第１の手段と、第
２の信号の周波数に応じてその抵抗値が設定され、正も
しくは負の等価抵抗を有する第２の手段と、上記第１、
第２の手段に直流バイアスを供給してそれぞれ直流電流
を流す第３の手段と、上記第１、第２の手段の出力電流
の合成電流値に応じて発振周波数が調整される発振信号
を出力する第４の手段と、上記発振信号を分周する第５
の手段と、上記第５の手段の分周出力信号を上記発振信
号に同期させ、この同期した信号を上記第１の信号とし
て」二記第１の手段に供給する第６の手段と、上記第２
の信号を上記発振信号に同期させ、この同期した信号を
上記第２の手段に供給する第７の手段とを具備したこと
を特徴とする発振回路。
（３）前記第１、第２の手段が、キヤ・やシフと複数の
スイッチを含むスイッチドキ、Ｖパシタ回路でそれぞれ
構成されている特許請求の範囲第１項または第２項に記
載の発振回路。
（４）前記第３の手段が、前記第１、第２の一方に一定
の直流電圧を供給する直流電圧源と、前記第１、第２の
手段の他方に前記め４の手段から出力される発振信号の
周波数を調整するための直流電圧を供給する可変直流電
圧源とで構成されている特許請求の範囲第１項または第
２項に記載の発振回路。
（５）前記第４の手段が、第１、第２のしきい値電圧を
有し、いずれか一方のしきい値電圧が、前記第１、第２
の手段の出力電流の合成電流値に応じて調整されるシュ
ミット型発振回路で構成されている特許請求の範囲第１
項または第２項に記載の発振回路。