JPS6010948A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■技術分野 本発明はデジタル情報処理装置間のデータ伝送に関し、
特に互いに接続される装置の処理ビット数がそれぞれ異
なる場合のデータ伝送に関する。

■従来技術 最近のデジタル情報情報処理装置、たとえばパーソナル
コンピュータ、ワードプロセッサ、オフィスコンピュー
タ等においては、中央処理装置として１６ビツト並列処
理タイプのものを使用するものが多くなっている。とこ
ろが、たとえばプリンタの最も標準的なインターフェー
ス規格であるセントロニクスインターフェースを特徴と
する特許パラレルインターフェースにおいては、伝送デ
ータは８ビツトパラレルである。

そこで従来より、１６ビツトコンピユータの場合には、
プリンタに出力するデータは上位８ビツトと下位８ビツ
トのいずれか一方のみを有効とし、有効とした方の８ビ
ツトデータをインターフェース回路に出力するという方
法をとっている。

しかしながらこのようにすると、メモリは１ワードあた
り１６ビツト存在するのに実際にはそのうちの８ビツト
しか使用しないので、無効とする８ビツト（半分）のメ
モリは無駄になる。また、実際に１６ビツトの長さを有
するデータを伝送する場合には、−担１６ビツトのデー
タを８ビツトに変換してバッファメモリに格納しなおさ
なければならず、しかもｌワード伝送するのにＣＰＵ　
（コンピュータ）が２回のデータ出力動作をしなければ
ならないからデータ伝送処理に要するＣＰＵの負担が大
きく、データ伝送中のＣＰＵのスループット（処理速度
）が大きく低下する。

■目的 本発明は、並列処理データ長（ビット数）が異なる装置
間でデータを伝送する場合の装置本体側の伝送に要する
処理を簡−箪にして、メモリの無駄をなくするとともに
データ伝送中の他の処理の処理速度を向上することを目
的とする。

■構成 たとえば１６ビツトＣＰＵの場合であれば、１６ビツト
のデータを１度に出力できるから、１６ビツトのデータ
を伝送するのに１回のデータ出力処理で済めば最も効率
が良い。これを実現するためには、ＣＰＵから出力され
る１６ビツトの並列データを一時的に保持し、それを所
定ビット（セントロニクスインターフェースの場合には
８ビツト）ずつ数回に分けて、全ビットのデータを順番
に出力するインターフェース回路を構成すればよい。

以下、図面を参照して本発明の詳細な説明す］ る。なお、図面中の記号でオーバラインを付したものは
信号が負論理（低レベルして有効）であることを示すが
、明細書中においてはこれに変えてアンダーラインを付
けて示す。

第１図に、本発明を実施する一形式のデータ伝送装置の
構成を示す。第１図を参照すると、マイクロコンピュー
タユニットＣＰＵがデータ送信装置であり、プリンタＰ
ＲＴがデータ受信装置である。

この例では、特殊なプリンタインターフェースユニット
ＰＩＦを介して、マイクロコンピュータユニットＣＰＵ
のデータをプリンタＰＲＴに出力するようになっている
。

簡単にマイクロコンピュータユニットＣＰＵを説明する
と、このユニットは、マイクロプロセッサＭＰＵ、バス
コントローラＢＣＲ，・アドレスラッチＡＤＲ，トラン
シーバＴＲＶ、読み書きメモリＲＡＭ、読み出し専用メ
モリＲＯＭ等でなっている。ここで用いているマイクロ
プロセッサＭＰＵは、インテル社製の１６ビツト並列処
理プロセッサ８０８６である。したがってデータバスは
１６ビツト構成になっている。

プリンタインターフェースユニットＰＩＦは、２つの８
ビットラッチＬＡＩ、ＬＡ２．アドレスデコーダＡＤＤ
、モノマルチＭＭＩ、ＭＭ２．ＭＭ３、ＭＭ４．ＭＭ５
，１／２分周器ＤＶ’ＤおよびアンドゲートＡＮＩでな
っている。

一方の８ビツトラツチＬＡＩのデータ入力端には。

マイクロコンピュータユニットＣＰＵのデータバスの上
位８ビツトすなわちビット８〜ビツト１５を接続し、他
方の８ビツトラツチＬＡ２のデータ入力端にはＣＰＵの
データバスの下位８ビツトすなわちビット０〜ビツト７
を接続しである。８ビツトラツチＬＡＩおよびＬＡ２の
データ出力端はトライステート構成になっており、ＬＡ
ＩとＬＡ２のデータ出力端の対応するビットを互いに共
通に接続して８ビツトのプリンタ用データ出力ラインを
構成している。ＬＡＩ、ＬＡ２に備わった入力端ＥＮが
各々のデータ出力許可を制御する端子であり、同じく入
力端ＣＰがラッチパルスを印加する端子である。

アドレスデコーダＡＤＤは、マイクロコンピュータＣＰ
Ｕがデータ出力装置としてプリンタを選択したかどうか
を判別するためのもので、この例ではアドレス信号のビ
ット０〜ビツト１５および入出力ボートの書込み制御信
号１０ＷＣをデコードして選択信号Ｃ８Ｉを生成する。

アドレスデコーダＡＤＤがら出力される選択信号Ｃ８Ｉ
は、８ビツトラツチＬＡＩおよびＬＡ２のラッチ制御入
力端ＣＰ、モノマルチＭＭＩのトリガ入力端ＩＮ、アン
ドゲートＡＮ　１の一方の久方端、工／２分周器ＤＶＤ
のクリア入力端ＣＬＲ等に印加される。

プリンタＰＲＴには８ビツトのデータ久方端ＤＡＴＡ、
ストローブ信号入力端ＳＴＢおよび受信確認信号（アク
ノリッジ）出力端ＡＣＫが備わっている。プリンタＰＲ
Ｔに印加されるストローブ信号はモノマルチＭＭ３から
出力される。プリンタＰＲＴの受信確認信号出力端ＡＣ
Ｋに接続された分局器ＤＶＤの出力端量には、モノマル
チＭＭ４およびＭＭ５が接続されており、ＭＭ４の出方
端Ｑが、マイクロプロセッサＭＰＵの割り込み要求人力
ＭＩＮＴＲに接続されている。

第２図に、第１図に示す装置の概略動作を示す。

第１図および第２図を参照して説明する。マイクロコン
ピュータＣＰＵは、所定の処理の途中でデータのハード
コピーの必要が生ずると、プリンタの接続されたボート
を指定（アドレス信号を出力）して所定の１６ビツトデ
ータをデータバスに出力し、それと同時に入出力ボート
書き込み制御信号ｌ０ＷＣを出力する。これらが出力さ
れると、８ビツトラツチＬＡＩおよびＬＡ２のデータ入
力端に、それぞれデータの上位８ビツトおよび下位８ビ
ツトが印加され、同時にラッチパルスが入力端ＣＰに印
加されるから、ラッチＬＡＩはｃＰＵが出力する１６ビ
ツトデータのうち上位の８ビツトをラッチし、ＬＡ２は
１６ビツトデータのうち下位の８ビツトをラッチする。

マイクロコンピュータＣＰＵは、°データの出力が終了
すると割り込み要求のマスクを解除してから通常の処理
に戻る。

これ以降に、ＭＰＵの割り込み要求入力端ｌＮＴＲに割
り込み要求信号が印加されると、ＣＰＵは］ その度に次の１６ビツトデータをプリンタのボートに出
力する割込処理を実行する。

またラッチＬＡＩ、ＬＡ２がデータをラッチすると同時
に、選択信号Ｃ８１によってモノマルチＭＭ１およびＭ
Ｍ２がトリガされ、ＭＭｌおよびＭＭ２の出力端にそれ
ぞれ所定時間幅のパルス信号が現われる。ここでモノマ
ルチＭＭＩの出力するパルス信号が８ビツトラツチＬＡ
２のデータ出力を許可するので、８ビツトラツチＬＡ２
に保持された、ＣＰＵが出力した下位８ビツトのデータ
が、プリンタＰＲＴのデータ入力端ＤＡＴＡに印加され
る。

一方、モノマルチＭＭ２の出力端はＭＭＩの出力端がＬ
の間にＨレベルに戻り、これによってＭＭ２の出力端に
接続されたモノマルチＭＭ３がトリガされ、ＭＭ３の出
力端にストローブパルス信号（ＳＴＢ）が生ずる。この
信号が印加されると、プリンタＰＲＴは有効なデータが
送られていると判定して、データ入力端ＤＡＴＡの８ビ
ツトデータを受信する。そして更に受信したことをＣＰ
Ｕ側に伝えるために、プリンタＰＲＴは受信確認信号（
パルス）を出力端ＡＣＫに出力する。

この信号を受けると、その信号の立ち上がりで分周器Ｄ
ＶＤの出力端２９工がＨにセットされ、これによってモ
ノマルチＭＭ５がトリガされる。ここでモノマルチＭＭ
５が出力するパルス信号によって、８ビツトラツチＬＡ
Ｉのデータ出力が許可され、これと同時にモノマルチＭ
Ｍ２が再びトリガされる。これによって、ラッチＬＡＩ
に保持された８ビツトの上位データがプリンタＰＲＴの
データラインＤＡＴＡに出力され、モノマルチＭＭ２の
出力端レベルの立ち上がりでモノマルチＭＭ３がトリガ
されてストローブパルスをプリンタＰＲＴに印加するの
で、プリンタＰＲＴはマイクロコンピュータＣＰＵが出
力した１６ビツトのデータの中の上位８ビツトのデータ
を受信する。

この受信が終了すると、プリンタＰＲＴは、再び受信確
認信号ＡＣＫを出力する。この２回目の受信確認信号が
出力されると、分局器ＤＶＤの出力端が象がＨレベルに
戻り、この立ち上がり変化によってモノマルチＭＭ４が
トリガされ、ＭＭ４の出力する割り込み要求信号ｌＮＴ
ＲがマイクロプロセッサＭＰＵに印加される。

したがりて、マイクロプロセッサＭＰＵは送出する１６
ビツトデータがなくなるまで、２回目以降は割り込み要
求がかかる度に１ワードずつ順次とデータをプリンタに
接続された出力ポートに出力する。この場合、実際には
プリンタには８ビツトずつデータを送っているのに、マ
イクロプロセッサＭＰＵ側から見れば一度に１６ビツト
のデータを出力して、それがプリンタで受け付けられる
と次の送信要求（割り込み要求信号ＩＮＴＲ）が来るの
で、全く無駄な動作がなく、メモリも無駄にならない。

プリンタインターフェース回路ＰＩＦがプリンタＰＲＴ
とのデータ伝送動作を行なっている間に、マイクロコン
ピュータＣＰＵは別の処理を行ないうる。

第３図に、もう１つの実施例を示す。第３図を参照する
と、この例では回路構成が簡単になっている。これは、
第１図のプリンタインターフェース回路ＰＩＦのタイミ
ングを制御する機能をマイクロコンピュータＣＰＵに行
なわせるように変更出力ポートが追加され動作が変更に
なった以外は第１図の実施例のものと同一である。

前記実施例と同様に２つの８ビツトラツチＬＡＩおよび
ＬＡ２がデータラインに接続されているが、ラッチパル
スはＣＰＵの出力ポートＰ４から出力され、データ出力
許可信号（ＥＮ）　１よ、それぞれＣＰＵの出カポ−１
−Ｐ２およびＰ３から出力されるようになっている。プ
リンタＰＲＴに印加するストローブパルスは、ＣＰＵの
出力ポートＰ１から出力される。

第４図に、第３図のマイクロコンピュータＣＰＵの概略
動作を示す。第３図および第４図を参照して説明する。

なお、第４図中に示す”ＦＬＡＧ”は処理の途中（メイ
ンルーチン内）でハードコピーの指示があったかどうか
を表わすフラグであり、Ｉｔ　ＯＩＩであれば指示なし
、ＩＩ　Ｉ　ＩＩであれば指示ありを示す。また同様、
：”Ｌ　ＯＯＰ”は割り込み。回数を　１保持するレジ
スタである。

電源がオンすると、初期設定を行なう。これで。

フラグ”ＦＬＡＧ”は０”に、レジスタ”　Ｌ　ＯＯＰ
　”は７１０　ＩＮにそれぞれ設定される。所定の処理
を繰り返し実行するが、その途中でハードコピー指示を
示すフラグ”ＦＬＡＧ”がＩＩ　Ｉ　ＩＩになると１次
のようにしてハードコピー（プリンタでの記録）開始の
設定を行なう。

まずデータバスＤＢに１６ビツトの記録すべきデータを
出力し、出力ポートＰ４にラッチパルスを出力して、ラ
ッチＬＡＩおよびＬＡ２に、それぞれ上位８ビツトおよ
び下位８ビツトのデータを保持させる。次いでポート’
Ｐ２に読み出し許可レベルＬをセットして、プリンタＰ
ＲＴのデータラインＤＡＴＡに下位８ビツトのデータを
出力する。

この状態を保持したまま、続いて出力ポートＰ１にスト
ローブパルスＳＴＢを出力し、それが済んだら出力ポー
トＰ２を読み出し禁止レベルＨにセットする。更に、Ｃ
ＰＵ側の割り込みマスクを解除して外部からの割り込み
要求を受け付ける状態にセットする。

上記処理によってＣＰＵが出力した１６ビツトデータの
うち下位８ビツトのデータがプリンタＰＲＴに出力され
たので、プリンタ側のデータ受信が完了すると受信確認
信号ＡＣＫが出力され、これがＣＰＵの割り込み要求と
なるので、プリンタＰＲＴが８ビツトのデータを受信し
た時点でＣＰＵに割り込みがかかる。

割り込みがかかると、ＣＰＵは第４図に示す割り込み処
理を実行する。第１回目では、レジスタし００Ｐが０で
あり、これが＋１されて１になるので、ポートＰ３にデ
ータ読み出し許可レベルＬをセットして、ラッチＬＡＩ
に保持された残りの上位８ピッ１−のデータをプリンタ
ＰＲＴのデータラインＤＡＴＡに出力する。この状態を
保持したまま、出力ポートＰＬにストローブパルスＳＴ
Ｂを出力してプリンタＰＲＴに８ビツトデータを読み取
らせた後、ポートＰ３をデータ読み出し禁止レベルＨに
セットする。これが終ったら、元の処理に復帰する。

このデータ出力処理に応答して、プリンタＰＲＴが受信
確認信号ＡＣＫを出力すると、再び割り込み要求がかか
る。これに応答して割り込み処理を実行すると、レジス
タＬＯＯＰの内容が１なので、これが＋１されて２にな
ると、前回とは異なる処理に進む。

すなわち、送出すべきデータがあれば、データバスＤＢ
に１６ビツトの所定データを出力し、ボートＰ４にラッ
チパルスを出力して、データバスに出力した１６ビツト
のデータを８ビツトラツチＬＡｌおよびＬＡ２に保持さ
せる。次いでボートＰ２に読み出し許可レベルＬをセッ
トし、ラッチＬＡ２に保持された下位８ビツトのデータ
をプリンタのデータラインＤＡＴＡに印加する。

この状態を保持したまま、ボートＰ１にストローフパル
スＳＴＢを出力し、プリンタＰＲＴに８ビツトデータを
読み取らせた後ポートＰ２に読み出し禁止レベルＨをセ
ットする。最後にレジスタ上００Ｐ内容を０にセットし
て元の処理に戻る。以後同様にして、送出すべきデータ
がなくなるまで、割り込みがかかる度に、プリンタＰＲ
Ｔに対して下位８ビツトのデータと上位８ビツトのデー
タを順次出力する。

しかしこの場合も、マイクロコンピュータＣＰＵがプリ
ンタＰＲＴの接続された出カポ−）−（ＤＢ）に対して
行なうデータ出力処理は１６ビツト単位であり、１６ビ
ツトデータを８ビツトデータに変換する処理は不要であ
るし、■６ビツト構成のメモリの半分を無駄にすること
もない。

なお、上記実施例ではＣＰＵからの１６ビツトデータを
保持するために８ビツト構成のラッチを２つ用いたが、
１６ビツト構成のラッチと８ビツト構成のトライステー
ト出カバソファ２つを組み合せてもよい。また、実施例
では１６ビツト構成のＣＰＵと８ビツト構成のプリンタ
とのデータ伝送について説明したが、ＣＰＵを３２ビツ
ト構成とする場合には受信装置側を１６ビツト構成とし
てもよいし、データ受信装置側が例えば４ビツト構成で
ある場合にはＣＰＵを８ビツト構成のものとしてもよい
。

］ なお、実施例ではコンピュータ側から受信装置にデータ
を送信する場合について説明したが、逆に入力装置から
コンピュータ側にデータを伝送する場合にも同様に本発
明を実施しうる。その場合。

たとえば８ビツト溝成のデータラインを備える入力装置
と１６ビツトデータラインを備えるコンピュータとを接
続するには、実施例と同様にラッチを設け（データの入
力側と出力側を逆にする）で、ラッチ制御では８ビツト
の下位と上位とのラッチを交互に行ない、下位データと
上位データとが共にラッチされた時点でＣＰＵに割り込
みをかけて、ラッチから１６ビツトデータを読み出すよ
うにすればよい。

■効果 以上説明した実施例によりば、並列処理ビット数の多い
データ処理装置（ｃ　ｐ　ｕ）とプリンタ等の機器との
間でデータを伝送する場合に、ＣＰＵがビット数の変換
等を行なう必要がないので、ＣＰＵの負担が小さくなり
、特にデータ伝送速度の遅いプリンタ等にデータを出力
する場合にはＣＰＵのスループットが向上する。

【図面の簡単な説明】

第１図は、本発明を実施するデータ伝送システムの構成
を示すブロック図である。 第２図は、第１図の装置のデータ伝送タイミングを示す
タイミングチャートである。 第３図は、本発明のもう１つの実施例を示すブロック図
である。 第４図は、第３図のマイクロコンピュータＣＰＵの概略
動作を示すフローチャートである。 ＬＡＩ、ＬＡ２：１３ビツトラツチ（記憶手段）ＰＩＦ
ニブリンタインターフエース ＣＰＵ：マイクロコンピュータ ＰＲＴ：プリンタ

Claims (3)

【特許請求の範囲】
1. （１）所定ビットを１単位とする並列データを互いに並
   列データ処理単位数の異なる機器間で伝送するデータ伝
   送装置において； 少なくとも２単位分の並列データを一度に保持する記憶
   手段；および 前記記憶手段のデータ記憶制御およびデータ読出し制御
   の一方を伝送データの１単位毎に、他方を複数単位毎に
   行なうタイミング発生手段；を備えるデータ伝送装置。
2. （２）タイミング発生手段は、データ読み出し制御を伝
   送データの１単位毎に、データ記憶制御を複数単位毎に
   行ない、データ記憶制御信号の出力をトリガとして所定
   時間後に第１の単位並列データの読み出しを指示し、デ
   ータ受信側からの受信確認信号をトリガとして第２の単
   位並列データの読み出しを指示するとともに所定時間後
   にデータ送信側に次のデータ出力を指示する、前記特許
   請求の範囲第（１）項記載のデータ伝送装置。
3. （３）タイミング発生手段は伝送するデータを出力する
   プログラム制御装置であり、該制御装置の割込要求入力
   端に受信側からの受信確認信号ラインが接続された、前
   記特許請求の範囲第（１）項記載のデータ伝送装置。