JPS60121820A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60121820A JPS60121820A JP59176653A JP17665384A JPS60121820A JP S60121820 A JPS60121820 A JP S60121820A JP 59176653 A JP59176653 A JP 59176653A JP 17665384 A JP17665384 A JP 17665384A JP S60121820 A JPS60121820 A JP S60121820A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- input
- coupled
- gate
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍｉｓ（金属絶縁膜半導体）論理回路にお
ける入力保護回路に関する。
ける入力保護回路に関する。
従来、ＭＩＳ論理入力回路におけるゲート保眼回路とし
て、第１図、第２図に示すような回路が公知である。
て、第１図、第２図に示すような回路が公知である。
これらの回路は、保護抵抗（Ｒ）とクランプ用〜ｌｌ５
ＦＥＴ（Ｑ４ ）とにより、高電圧入力に対するゲート
破壊防止を行なおうとするものである。
ＦＥＴ（Ｑ４ ）とにより、高電圧入力に対するゲート
破壊防止を行なおうとするものである。
すなわち、高電圧入力に対して、−クランプ用ＭＩＳＦ
ＥＴ（Ｑ４）のザーフェイスブレイダウン又はドレイン
、基板間の接合ダイオード（Ｄ、Ｄ’）のブレークダウ
ン動作により、高電圧入力をクランプして、ゲート破壊
防止を行なおうとするものである。
ＥＴ（Ｑ４）のザーフェイスブレイダウン又はドレイン
、基板間の接合ダイオード（Ｄ、Ｄ’）のブレークダウ
ン動作により、高電圧入力をクランプして、ゲート破壊
防止を行なおうとするものである。
しかし２、従来のゲート保護回路にあっては、クランプ
用ＭＩ ５ＦＥＴ （Ｑ４ ）と、論理回路を構成する
ＭＩＳＦＥＴ（（Ｌ 、Ｑｔ ）等と同一のしき℃・値
電圧を有するものを用（・ろものであったため、入力信
号の負のアンダーシュートにより、入力回路か誤動作す
るという問題が判明し７た。
用ＭＩ ５ＦＥＴ （Ｑ４ ）と、論理回路を構成する
ＭＩＳＦＥＴ（（Ｌ 、Ｑｔ ）等と同一のしき℃・値
電圧を有するものを用（・ろものであったため、入力信
号の負のアンダーシュートにより、入力回路か誤動作す
るという問題が判明し７た。
すなわち、第１図の回路において、アンダーシュー １
−０）（ＩＫ カ入力伝送ゲー１− Ｍ Ｔ ｓＪ’
Ｅ ’Ｊ’ （Ｑｌ ）のしぎい値ｆｉｉ：圧により太
きいと、入力伝送ゲートへ４１ＳＦＥ’Ｊ’（Ｑｌ ）
のゲートがオフｌ／ベルである接地電位におさえられて
いてもオンして、入力へ４１ Ｓ Ｆ ＩＥ’１．’
（Ｑ３ ）のゲー トに蓄積されていた一電荷がリーク
するものどなる。
−０）（ＩＫ カ入力伝送ゲー１− Ｍ Ｔ ｓＪ’
Ｅ ’Ｊ’ （Ｑｌ ）のしぎい値ｆｉｉ：圧により太
きいと、入力伝送ゲートへ４１ＳＦＥ’Ｊ’（Ｑｌ ）
のゲートがオフｌ／ベルである接地電位におさえられて
いてもオンして、入力へ４１ Ｓ Ｆ ＩＥ’１．’
（Ｑ３ ）のゲー トに蓄積されていた一電荷がリーク
するものどなる。
ま１こ、ＦＶ ２図に示すように、ｉσ接ヌクロックド
インパーク（入力するものにあっても、第３図に示すよ
うに、負のアンダーシュ・−トが入力されると、クラン
プ用〜１７． Ｓ Ｆ Ｅ Ｔ （Ｑ＜ ）のドレイン
（Ｄ）が負の５１Ｌ圧となり、基板（、Ｐ）との間が＋
＋Ｂｔバイアスされる。これらをエミッタ、ベースとし
、クロックドインバー タを構成するＩ’ｖｌＩ ５Ｆ
ＥＴ ＣＱｓ ）のドレイン（１））をコレクタとする
寄生ラテラルトランジスタにより、クロックドインバー
タの出力に蓄積されていた電荷がリークするものとなる
。
インパーク（入力するものにあっても、第３図に示すよ
うに、負のアンダーシュ・−トが入力されると、クラン
プ用〜１７． Ｓ Ｆ Ｅ Ｔ （Ｑ＜ ）のドレイン
（Ｄ）が負の５１Ｌ圧となり、基板（、Ｐ）との間が＋
＋Ｂｔバイアスされる。これらをエミッタ、ベースとし
、クロックドインバー タを構成するＩ’ｖｌＩ ５Ｆ
ＥＴ ＣＱｓ ）のドレイン（１））をコレクタとする
寄生ラテラルトランジスタにより、クロックドインバー
タの出力に蓄積されていた電荷がリークするものとなる
。
そして、第２図に示すように、基板にバックバイアスケ
印加するものにおいては、従来のクランプ用ＭＩＳＦＥ
Ｔ（Ｑｌ ）等のしきし・値電圧が、接合ダイオード（
、Ｄ）の順方向電圧（ＶＦ）より絶対値的に太きいもの
であった１こめ、１■ＢＢ＋■Ｆ１より大きなアンタ゛
−シ、、 −）が入力されると基板から入力端子（Ｐ
、）になって電流が流れるＴこめ、基板バイアス電圧が
変動して論理回路の動作マージンが減少するものとなる
。
印加するものにおいては、従来のクランプ用ＭＩＳＦＥ
Ｔ（Ｑｌ ）等のしきし・値電圧が、接合ダイオード（
、Ｄ）の順方向電圧（ＶＦ）より絶対値的に太きいもの
であった１こめ、１■ＢＢ＋■Ｆ１より大きなアンタ゛
−シ、、 −）が入力されると基板から入力端子（Ｐ
、）になって電流が流れるＴこめ、基板バイアス電圧が
変動して論理回路の動作マージンが減少するものとなる
。
なお、ＭＩＳＦＥＴの保護装置としては、特公昭５１−
３２５１１号公報に記載され１こものが公知である。
３２５１１号公報に記載され１こものが公知である。
この発明は、これらの問題を解決する１こめなされ１こ
もσ）で、入力信号の負のアンダーシュートに対する論
理回路及び入力回路の誤動作をも防止したＭＩＳ入力保
護回路を提供する１こめになされ１こ。
もσ）で、入力信号の負のアンダーシュートに対する論
理回路及び入力回路の誤動作をも防止したＭＩＳ入力保
護回路を提供する１こめになされ１こ。
この発明の一実施例においては、クランプ用ＭＩ ５Ｆ
ＥＴとして、入力回路等の論理回路を構成するＭＩＳＦ
ＥＴのしきい値電圧より絶対値的に小さなしきい値電圧
のものが用いられる。
ＥＴとして、入力回路等の論理回路を構成するＭＩＳＦ
ＥＴのしきい値電圧より絶対値的に小さなしきい値電圧
のものが用いられる。
以下、実施例により、この発明を具体的に説明１−ろ。
第１図又は第２図に示すようなゲート保護回路において
、クランプ用ＭＩＳＦＥ’ｒ（Ｑ４ ）のしき℃・値’
１４ＪＪ：を、通常の論理回路を構成するＭ Ｉ ５Ｆ
ＥＴ （Ｑｌ −Ｑｓ ） ノシきい値電圧（０，８〜
］、２Ｖ程瓜）より絶対値的に小さく、例えは０２〜０
．３ Ｖ程度とする。一般にＭｌｒＳＦＥＴのしきい値
電圧は、チャンネルの表面不純物濃度、ゲート絶縁膜の
膜質及び１模厚等により決定されるが、製造工程等にお
いて簡便であり、かつ、その制御が容易なイオン打ち込
み法によりチャンネルの表面不純物濃度を制御ずろこと
が望ましい。すなわち、上記クランプ用ダイオード（Ｑ
４）がｎチャンネル型ＭＪＳＦＥ’ｌ”である場合には
、１１型不純物をゲート絶縁膜を通して選択的にチャン
ネル領域表面に導入ｌ−ることにより実現できる。
、クランプ用ＭＩＳＦＥ’ｒ（Ｑ４ ）のしき℃・値’
１４ＪＪ：を、通常の論理回路を構成するＭ Ｉ ５Ｆ
ＥＴ （Ｑｌ −Ｑｓ ） ノシきい値電圧（０，８〜
］、２Ｖ程瓜）より絶対値的に小さく、例えは０２〜０
．３ Ｖ程度とする。一般にＭｌｒＳＦＥＴのしきい値
電圧は、チャンネルの表面不純物濃度、ゲート絶縁膜の
膜質及び１模厚等により決定されるが、製造工程等にお
いて簡便であり、かつ、その制御が容易なイオン打ち込
み法によりチャンネルの表面不純物濃度を制御ずろこと
が望ましい。すなわち、上記クランプ用ダイオード（Ｑ
４）がｎチャンネル型ＭＪＳＦＥ’ｌ”である場合には
、１１型不純物をゲート絶縁膜を通して選択的にチャン
ネル領域表面に導入ｌ−ることにより実現できる。
この実施例によれば、正の高電圧（１１チャンネルＭＩ
ＳＦＥＴの場＠）に対するゲート破壊防止動作は、従来
と同様にクランプ用ＭＩ ５ＦＥＴ（Ｑ４）のザーフェ
イスブレイクダウン又はドレイン、基板間のｐ １１接
合ダイオード（１））によるブレイクダウンにより、所
定の電１■−でクランプすることにより行なわれるもの
である。
ＳＦＥＴの場＠）に対するゲート破壊防止動作は、従来
と同様にクランプ用ＭＩ ５ＦＥＴ（Ｑ４）のザーフェ
イスブレイクダウン又はドレイン、基板間のｐ １１接
合ダイオード（１））によるブレイクダウンにより、所
定の電１■−でクランプすることにより行なわれるもの
である。
そして、入力信号の負（ｎチャンネルＭＩＳＦＥＴの場
合）のアンダーシュートに対しては、クランプ用ＭＩＳ
Ｆ’ＥＴ（Ｑ４ ）のしきい値電圧が小さいことより、
−〇２〜−〇、３Ｖでオンして、この電圧にクランプす
るものであるため、第１図の回路にあっては、伝送ゲー
トＭＩ ５ＦＥＴ （Ｑｌ ）がオンしないから、入力
ＭｒＳＦＥＴ（Ｑ３ ）のゲートに蓄積された情報（電
荷）の破壊が防止できるものとなる。
合）のアンダーシュートに対しては、クランプ用ＭＩＳ
Ｆ’ＥＴ（Ｑ４ ）のしきい値電圧が小さいことより、
−〇２〜−〇、３Ｖでオンして、この電圧にクランプす
るものであるため、第１図の回路にあっては、伝送ゲー
トＭＩ ５ＦＥＴ （Ｑｌ ）がオンしないから、入力
ＭｒＳＦＥＴ（Ｑ３ ）のゲートに蓄積された情報（電
荷）の破壊が防止できるものとなる。
また、第２図の回路においても、寄生ラテラルトランジ
スタのベース、エミッタ間電圧力ー上記電圧（０，２〜
０．３Ｖ）でクランプさｆｌ、ラテラルトランジスタの
しきい値電圧（０７■程度）以下に抑えられるから、コ
レクタを構成するＭＩＳＦＥＴ（Ｑ３）のドレインに蓄
積されていた情報（電荷）の破壊が防止できる。
スタのベース、エミッタ間電圧力ー上記電圧（０，２〜
０．３Ｖ）でクランプさｆｌ、ラテラルトランジスタの
しきい値電圧（０７■程度）以下に抑えられるから、コ
レクタを構成するＭＩＳＦＥＴ（Ｑ３）のドレインに蓄
積されていた情報（電荷）の破壊が防止できる。
そ１−７で、同図に示すように、基板バックバイアス電
圧（−■ＢＢ）を印加するものにおし・でも、入力信号
の仙のアンター−シュートが、ｌ ＶｌＩＢ−１−’Ｖ
Ｆ１より大きくなっても、その前にＭ Ｉ Ｓ Ｆ Ｅ
Ｔ（Ｑ４ ）がオンして、入力電圧を−０２〜０．３
■にクランプトるものでおる１こめ、ダイオード（Ａ′
）は逆バイアスされｆこ状態、もしくレコ−１そのしき
い値電圧（■Ｆ）を超えるように順バイアスされること
がないから、基板バックバイアス電圧が変動することな
く、動作マージンが減少′１〜ることもない。
圧（−■ＢＢ）を印加するものにおし・でも、入力信号
の仙のアンター−シュートが、ｌ ＶｌＩＢ−１−’Ｖ
Ｆ１より大きくなっても、その前にＭ Ｉ Ｓ Ｆ Ｅ
Ｔ（Ｑ４ ）がオンして、入力電圧を−０２〜０．３
■にクランプトるものでおる１こめ、ダイオード（Ａ′
）は逆バイアスされｆこ状態、もしくレコ−１そのしき
い値電圧（■Ｆ）を超えるように順バイアスされること
がないから、基板バックバイアス電圧が変動することな
く、動作マージンが減少′１〜ることもない。
この発明は、前記説明した入力回路の他、第４１々の入
力回路に適用することができる。すなわち、前記伝送ゲ
ー１− Ｍ Ｉ Ｓ Ｆ ＥＴによるもの、クロンクド
インバータ回路によるものの他何んであってよい。ま１
こ、各回路を構成するＭＩＳＦＥＴは、ｐチャンネル型
Ｍ Ｌ Ｓ Ｉ” Ｅ Ｔであっても同様に適用できる
ものである。
力回路に適用することができる。すなわち、前記伝送ゲ
ー１− Ｍ Ｉ Ｓ Ｆ ＥＴによるもの、クロンクド
インバータ回路によるものの他何んであってよい。ま１
こ、各回路を構成するＭＩＳＦＥＴは、ｐチャンネル型
Ｍ Ｌ Ｓ Ｉ” Ｅ Ｔであっても同様に適用できる
ものである。
第１図、第２図は、それぞれＭＩＳ入力保詩回路の一例
を示す回路図、第３図は、第２区１の回路における一部
の構造断面図である。 第 １ 第 ２
を示す回路図、第３図は、第２区１の回路における一部
の構造断面図である。 第 １ 第 ２
Claims (1)
- 【特許請求の範囲】 ］。第１導電型の第１半導体領域に形成された第２導電
型の第２．第３．第４半導体領域と、上記第２半導体領
域と」−口笛３半導体領域との間で、絶縁膜を介して上
記第１半導体領域の上に形成され１こ第１ゲーｈ ？ｌ
ｉ極と、絶縁膜を介して上記第１半導体領域ａ几トに形
成された第２ゲート電極とを有し、」二記第２半導体領
域は、第１電位端子に結合され、」−口笛１ゲート電極
は、第２電位端子に結合され、上記第２ゲート電極は１
、上記第３半導体領域に結合され、上記第３半導体領域
は、入力端子に結合され、」二記第２．第３半導体領域
と上記第１ゲート１Ｌ極どを有ずろＭＩＳＦＥＴのしき
い値電圧の絶対値が、上記第３半導体領域と上記第１半
嗜８体領域とにより形成される接合の順方向１Ｌ圧の絶
対値よりも小さくされていることを特徴とする半導体集
積回路装置。 ２、上記第２電位端子は、上記第１電位端子であること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176653A JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176653A JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14239278A Division JPS5568736A (en) | 1978-11-20 | 1978-11-20 | Mis input protective circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121820A true JPS60121820A (ja) | 1985-06-29 |
| JPH0329325B2 JPH0329325B2 (ja) | 1991-04-23 |
Family
ID=16017339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176653A Granted JPS60121820A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988010030A1 (en) * | 1987-06-10 | 1988-12-15 | Regents Of The University Of Minnesota | A novel family of noise-immune logic gates and memory cells |
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
-
1984
- 1984-08-27 JP JP59176653A patent/JPS60121820A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127149A (en) * | 1976-04-19 | 1977-10-25 | Toshiba Corp | Semiconductor circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988010030A1 (en) * | 1987-06-10 | 1988-12-15 | Regents Of The University Of Minnesota | A novel family of noise-immune logic gates and memory cells |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
| JP2011119672A (ja) * | 2009-10-29 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9202546B2 (en) | 2009-10-29 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9806079B2 (en) | 2009-10-29 | 2017-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10720433B2 (en) | 2009-10-29 | 2020-07-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329325B2 (ja) | 1991-04-23 |
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