JPS60128672A - シヨツトキゲ−ト型ｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、ショットキゲート型ＦＥＴ　（ＭＥＳＦＥ
Ｔ）の製造技術、特に、セルフアライメント構造のもの
に利用して有効な技術に関するものである。

［背景技術］ 化合物半導体であるガリウムヒ素（ＧａＡｓ）はシリコ
ンに代わる次世代の半導体材料であるといわれている。

それは、Ｇ　ａ　Ａ　ｓの電子移動度がシリコンに比べ
て大きく、しかもＧ　ａ　Ａ　ｓ自体が半絶縁性で素子
間分離が容易であるなどという材料面での利点を有して
いるからである。

Ｇ　ａ　Ａ　ｓを基板とした集積回路においては、ＭＥ
ＳＦＥＴ構造が主として用いられる。高速なＭＥＳＦＥ
Ｔを得ようとする場合、ゲート・ソース間およびゲ−１
〜・ドレイン間の寄生直列抵抗が問題となる。

この寄生直列抵抗を低減しＦＥＴを高速化するには、ゲ
−１へとソースおよびドレインとの間を自己整合的に形
成することが有効である。

このような自己整合技術の一つとして、高融点金属から
なるゲートメタルをマスクに、イオン打込みによってソ
ース、ドレインを形成する方法が知られている（たとえ
ば、電子材料、１９８３年１月号、Ｐ４３〜５０、ｒ　
Ｇ　ａ　Ａ　ｓデバイス・プロセス技術」参照）。

しかし、本発明者の検討によると、この方法では、ゲー
トメタルとソース、ドレインとが直接接触して、安定し
たショットキ特性あるいは充分な耐圧を得ることができ
ないという問題を生じることが判明した。こればグー１
−メモ の横方向拡散に起因すると考えられる。

［発明の目的］ この発明の目的は、上述した自己整合技術における、耐
圧低下管、の素子特性上の問題を解決することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

［発明の概要］ この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、半絶縁性基板の一面の半導体活性層の表面に
グー１〜電極膜を部分的に形成した後、ゲ一］へ電極膜
を含む基板の表面全体を、２酸化シリコン（Ｓｉ０２）
などの堆積した絶縁物の層によって被い、ついで、その
層を通して不純物を導入してソースおよびドレインを形
成するようにしている。これによると、堆積した絶縁物
の層のうち。

ゲート電極膜の側部のものが不純物導入に対するマスク
として機能するので、オフセラ１〜ゲート構造を達成す
ることができる。しかも、同じ層をキャップとして利用
してアニール処理を行なうことができる。

［実施例］ （第１図を参照して） まず、半絶縁性Ｇ　ａ　Ａ　ｓ基板１上に、シリコンの
イオン打込みあるいは分子線蒸着法（ＭＢＥ）によって
半導体活性層となるＮ型領域２を形成する。

このＮ型領域２はＦＥＴを形成すべき部分にのみ形成す
れば良く１選択マス゛りとしてホトレジストパターン３
を用いることができる。Ｎ型領域２を形成した後、ホト
レジストパターン３を除去する。

（第２図を参照して） ついで、公知のスパッタ蒸着およびホトエツチングある
いはリフトオフ等によってＮ型領域２の表面にゲート電
極膜４を部分的に形成する。このゲート電極膜４の材料
としては、基板１との間に適正なショットキ接合を形成
し、しかも後で行なうイオン打込み後のアニール処理に
耐えうる高融点材料を選ぶべきである。タングステン（
Ｗ）、モリブデン（Ｍｏ）等のピュアメタルのほが、チ
タンタングステン（Ｔｉｅ）などのアロイをも用いるこ
とができる。

ゲート電極膜４の形成後、ここではゲート電極膜４を含
む基板１０表表面体に２酸化シリコン（Ｓ　ｉ　０２　
）等の絶縁物を堆積する。絶縁物の層５は、ゲート電極
膜４の側部４１をも一様に被うことが望ましく、堆積法
としては、たとえばプラズマ化学的気相成長法が好適で
ある。また、絶縁物の層５の厚さについては、ゲート電
極膜４に対するソース、ドレインのオフセット量との関
係、および層５自体がイオン打込みに対する物理的ダメ
ージ防止層としても機能することなどを考慮して決める
ことができ、普通はグー１−電極膜４よりは薄く（たと
えば０．５μｍ程度）する。

（第３図を参照して） ソースおよびドレインの各領域を形成するため、前記の
層５上にそれら各領域の一側を規定するマスク６を形成
する。マスク６はイオン打込みに対するマスクであり、
たとえばホトレジストあるいはポリシリコン等によって
構成する。このマスク６については、前記ホトレジスト
パターン３の形成に用いたホトマスクを共用することが
できる。

ソースおよびドレインの各領域の他側１、ゲート電極膜
４およびゲ−１・電極膜４の側部４１の部分の堆積絶縁
物の厚さによって規定される。堆積絶縁物の層５は、イ
オン打込みに対する物理的ダメージ防止層としては機能
するが、それ自体はイオン打込みに対するマスクたりう
るだけの厚さをもっていない。しかし、ゲート電極膜４
の側部４１の部分のもの５１は他よりも充分に厚いので
、イオン打込みに対するマスクとして機能する。

そこで、イオン打込みおよびそれに続くアニール処理に
よって、Ｎ＋拡散層からなるソース７およびドレイン８
を形成した場合でも、ソース、トレインの横方向拡散に
よるゲート・ソース、ゲート・ドレイン間のショートを
有効に防止することができる。また、アニール処理時、
ソースおよびドレインを形成すべき部分が前記の層５に
よって被われているので、いわゆるキャップアニールが
可能であり、基板１中からのヒ素（Ａｓ）の蒸発を防ぐ
ことができる。これらにより、安定なしきい値電圧や電
流−電圧特性を有するＭＥＳＦＥＴを再現性良く形成す
ることができる。

（第４図を参照して） ゲート電極膜４の両側に位置する部分に、上述したよう
に、ソース７およびドレイン８を形成した後、前記の層
５にコンタクト穴９をあけ、図示していないが、ソース
電極およびドレイン電極、さらにパッシベーション膜を
介して各素子間の配線パターンを形成する。これにより
、オフセットゲート構造のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔが完
成する。

［効果］ （１）ゲート電極膜を被う絶縁物の層が、ゲ−１へ電極
膜の側部で厚くなｊことを利用し、その部分を不純物導
入に対するマスクとして用いているため、自己整合的に
ソースおよびドレインを形成しているにもかかららす、
オフセットゲート構造のＭＥＳＦＥＴを得ることができ
る。したがって、耐圧低下等の素子特性上の問題を有効
に解決することができる。

（２）しかも、前記絶縁物の層はソースおよびドレイン
を形成すべき部分の表面を被っているので、イオン打込
み時の物理的ダメージを防止することができるとともに
、アニール処理時のＡｓ蒸発等の不具合を防止すること
ができる。

以」ニこの発明者によってなされた発明を実施合１に基
づき具体的に説明したが、この発明りよそ才ｔｌこ限定
されるものではなく、その要旨を逸脱しな％Ｎ範囲で種
々変更可能であることはし）うまでもなし）。

［利用分野］ この発明は、化合物半導体上に形成するＭＥＳＦＥＴの
セルファライン技術として広範に利用することができる
。

【図面の簡単な説明】

第１図〜第４図はこの発明の一実施例を工程順に示す断
面図である。

Claims (1)

1. 【特許請求の範囲】 １０次の各工程からなる、ショットキゲート型ＦＥＴの
   製造方法。 （Ａ）半絶縁性基板の一面の半導体活性層の表面にグー
   １〜電極膜を部分的に形成する工程。 （Ｂ）前記ゲート電極膜を含む基板の表面全体を、堆積
   した絶縁物の層によって被う工程。 （Ｃ）前記絶縁物の層を通して不純物を導入することに
   よって、前記ゲート電極膜の両側に位置する部分に、ソ
   ースおよび１くレインを形成する工程。 ２、前記（Ｃ）工程は、イオン打込み法による不純物の
   打込み、およびその後に行なうアニール処理を有し、前
   記絶縁物の層をアニール処理に対するキャップとして用
   いる、特許請求の範囲第１項に記載のショットキゲート
   型ＦＥＴの製造方法。 ３、前記半絶縁性基板はヒ素を含む化合物半導体からな
   る、特許請求の範囲第１項あるいは第２項に、記載のシ
   ョットキゲート型ＦＥＴの製造方法。 ４、前記化合物半導体はガリウムヒ素である、特許請求
   の範囲第３項に記載のショットキゲート型ＦＥＴの製造
   方法。