JPS6159879A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6159879A JPS6159879A JP59181718A JP18171884A JPS6159879A JP S6159879 A JPS6159879 A JP S6159879A JP 59181718 A JP59181718 A JP 59181718A JP 18171884 A JP18171884 A JP 18171884A JP S6159879 A JPS6159879 A JP S6159879A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- oxide film
- silicon oxide
- photoresist
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高融点金属をゲート材料としたと化ガリウム電
界効果型トランジスタ（以下Ｇ ａ Ａ ａ Ｆ Ｅ
Ｔと略記する）のゲート形成に用いることができる半導
体装置の製造方法に関するものである。
界効果型トランジスタ（以下Ｇ ａ Ａ ａ Ｆ Ｅ
Ｔと略記する）のゲート形成に用いることができる半導
体装置の製造方法に関するものである。
従来例の構成とその問題点
近年、ヒ化ガリウム（ＧａＡｓ）は、シリコン（ＳＬ）
に比ベバンドギップが大きく半絶縁性基板が得られるこ
とや、電子の移動度が５〜６倍であることなどから、シ
リコンに代わる次世代の半導体デバイスとして注目され
、さらに、特性の向上を計るべく、ＧａＡｓＦＥＴの寄
生抵抗を低減する方法として高融点金属を用いたセル７
アラインによるＧａＡｓＦＥＴが作られている。
に比ベバンドギップが大きく半絶縁性基板が得られるこ
とや、電子の移動度が５〜６倍であることなどから、シ
リコンに代わる次世代の半導体デバイスとして注目され
、さらに、特性の向上を計るべく、ＧａＡｓＦＥＴの寄
生抵抗を低減する方法として高融点金属を用いたセル７
アラインによるＧａＡｓＦＥＴが作られている。
以下、図面を参照しながら、従来の半導体装置の製造方
法について説明する。第１図ａ 、 ｂ 、 Ｃ。
法について説明する。第１図ａ 、 ｂ 、 Ｃ。
ｄ、ｅ、１．ｑは従来の半導体装置の製造方法の工程断
面図であり、１はヒ化ガリウム半絶縁性基板、２は活性
層形成の第１次選択イオン注入時のマスクとなる第１次
フォトレジスト、３は活性層全形成するために注入され
る第１次イオン流、４は前記第１次イオン流３により形
成された第１次イオン注入部、５は前記第１次イオン注
入部全活性化するために第１次アニールを行なう際のキ
ャップとなる第１次シリコン酸化膜、４ａは前記第１次
アニールにより活性化されたｎ活性部、６は高融点金属
を用いたゲート、７は前記ゲート６を形成するために用
いたゲートマスク、８はセルファラインによるＧａＡａ
ＦＥＴのソース・ドレインを形成するだめの第２次イオ
ン流ｅに対するマスクとなる第２次フォトレジスト、１
ｏは前記第２次イオン流９によって形成された第２次イ
オン注入部、１１は前記第２次イオン注入部１０を活性
化するために第２次アニールを行なう際のキャップとな
る第２次シリコン酸化膜、１０ａは前記第２次アニール
により活性化されたｎ＋活性部、１２はＧａＡｇＦＥＴ
のソースおよびドレインの電極である。
面図であり、１はヒ化ガリウム半絶縁性基板、２は活性
層形成の第１次選択イオン注入時のマスクとなる第１次
フォトレジスト、３は活性層全形成するために注入され
る第１次イオン流、４は前記第１次イオン流３により形
成された第１次イオン注入部、５は前記第１次イオン注
入部全活性化するために第１次アニールを行なう際のキ
ャップとなる第１次シリコン酸化膜、４ａは前記第１次
アニールにより活性化されたｎ活性部、６は高融点金属
を用いたゲート、７は前記ゲート６を形成するために用
いたゲートマスク、８はセルファラインによるＧａＡａ
ＦＥＴのソース・ドレインを形成するだめの第２次イオ
ン流ｅに対するマスクとなる第２次フォトレジスト、１
ｏは前記第２次イオン流９によって形成された第２次イ
オン注入部、１１は前記第２次イオン注入部１０を活性
化するために第２次アニールを行なう際のキャップとな
る第２次シリコン酸化膜、１０ａは前記第２次アニール
により活性化されたｎ＋活性部、１２はＧａＡｇＦＥＴ
のソースおよびドレインの電極である。
以上のように構成さｎた従来の半導体装置の製造方法に
ついて以下に説明する。まずヒ化ガリウム半絶縁性基板
１上に活性層形成の第１次選択イオン注入のための第１
次イオン流３のマスクとして第１次フォトレジスト２ｆ
ｔパターニングする（第１図ａ）ｏ次に活性層形成のた
めにシリコ／を第１次イオン流３として第１次選択イオ
ン注入を行なう（第１図ｂ）。さらに第１次イオン注入
部４を活性化するために、前記第１次フォトレジスト２
を除去後、第１次シリコン酸化膜５をキャップとして形
成し、約８５０’ＣＩ５分間はどの第１次アニールを行
なう（第１図Ｃ）。なお前記第１次キャップは、第１次
アニール中のヒ化ガリウム半絶縁性基板１からのヒ素（
Ａｓ）の飛散を防ぐものである。次にフッ酸緩衝液（以
下ＢＨＦと略す金用い前記第１次シリコ／酸化膜を除去
した後高融点金属（Ｗ等）ｔ−全面蒸着し、ゲートマス
ク了を用いフッ素を含む乾式エツチングによりゲート６
を形成する（第１図ｄ）。さらにＧａＡｇ Ｆ Ｅ Ｔ
のソース・ドレインでの寄生抵抗を下げるため、第１図
ｅに示すように第２次フォトレジスト８および前記ゲー
ト６とゲートマスクｊ身をマスクとして第２次選択イオ
ン注入を行ない第２次イオン注入部１０ｆｔ形成する。
ついて以下に説明する。まずヒ化ガリウム半絶縁性基板
１上に活性層形成の第１次選択イオン注入のための第１
次イオン流３のマスクとして第１次フォトレジスト２ｆ
ｔパターニングする（第１図ａ）ｏ次に活性層形成のた
めにシリコ／を第１次イオン流３として第１次選択イオ
ン注入を行なう（第１図ｂ）。さらに第１次イオン注入
部４を活性化するために、前記第１次フォトレジスト２
を除去後、第１次シリコン酸化膜５をキャップとして形
成し、約８５０’ＣＩ５分間はどの第１次アニールを行
なう（第１図Ｃ）。なお前記第１次キャップは、第１次
アニール中のヒ化ガリウム半絶縁性基板１からのヒ素（
Ａｓ）の飛散を防ぐものである。次にフッ酸緩衝液（以
下ＢＨＦと略す金用い前記第１次シリコ／酸化膜を除去
した後高融点金属（Ｗ等）ｔ−全面蒸着し、ゲートマス
ク了を用いフッ素を含む乾式エツチングによりゲート６
を形成する（第１図ｄ）。さらにＧａＡｇ Ｆ Ｅ Ｔ
のソース・ドレインでの寄生抵抗を下げるため、第１図
ｅに示すように第２次フォトレジスト８および前記ゲー
ト６とゲートマスクｊ身をマスクとして第２次選択イオ
ン注入を行ない第２次イオン注入部１０ｆｔ形成する。
次に前記第２次フォトレジスト８およびゲートマスク７
を除去後、第２次ソリコン酸化膜１１をキャップとして
約ａｏｏ”０１０分間の第２次アニール゛を行ないｎ＋
活性部１０ａを形成する（第１図ｆ）。さらに前記第２
次シリコン酸化膜１１を前記ＢＨＦで除去し、ソース・
ドレインの電極１２を形成する（第１図ｑ）ｏ以上のよ
うに、ｎ＋活性部１０ａが、ゲート６によるセルファラ
インで形成できることから、第１図ｑに示すようにソー
ス・ドレインの電極１２がゲートから離して形成されて
いるにもかかわらず、実効的なソース・ドレインが、ｎ
活性部１０ａであることから、大幅な寄生抵抗の低減
が計らｎでいる。
を除去後、第２次ソリコン酸化膜１１をキャップとして
約ａｏｏ”０１０分間の第２次アニール゛を行ないｎ＋
活性部１０ａを形成する（第１図ｆ）。さらに前記第２
次シリコン酸化膜１１を前記ＢＨＦで除去し、ソース・
ドレインの電極１２を形成する（第１図ｑ）ｏ以上のよ
うに、ｎ＋活性部１０ａが、ゲート６によるセルファラ
インで形成できることから、第１図ｑに示すようにソー
ス・ドレインの電極１２がゲートから離して形成されて
いるにもかかわらず、実効的なソース・ドレインが、ｎ
活性部１０ａであることから、大幅な寄生抵抗の低減
が計らｎでいる。
しかしながら、上記のような方法においては、第２次ア
ニール後のＧａＡｓ Ｆ Ｅ Ｔのゲート６のシル時に
ヒ化ガリウムと反応しｌｌ／′まために高融点釜がゲー
ト材料として用いられるが、前記高融点金属はヒ化ガリ
ウムとの熱膨張率のちがいから、剥離しやすく、ゲート
？厚くできないという欠点があった。ゲートの厚さｈ（
第１図ｄ１は、Ｇ ａ Ａ ｍＦＥＴのゲート抵抗に寄
与し、前記ゲートの厚さｈが薄いとゲート抵抗の増加と
なり、Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔの特性向上の防げと
なるものである。例えば、タングステン（Ｗ）の場合、
前記ゲートの厚さｈは従来法では約１０００Ａｅ越える
と剥離しやすくなる。よってゲート抵抗は、ゲート長１
μｍ、ゲートの厚さ１０００人として、タングステンの
比抵抗５．６４Ｘ１０ Ω副よりゲート幅１００μｍ
あたり約６７０にもなる。
ニール後のＧａＡｓ Ｆ Ｅ Ｔのゲート６のシル時に
ヒ化ガリウムと反応しｌｌ／′まために高融点釜がゲー
ト材料として用いられるが、前記高融点金属はヒ化ガリ
ウムとの熱膨張率のちがいから、剥離しやすく、ゲート
？厚くできないという欠点があった。ゲートの厚さｈ（
第１図ｄ１は、Ｇ ａ Ａ ｍＦＥＴのゲート抵抗に寄
与し、前記ゲートの厚さｈが薄いとゲート抵抗の増加と
なり、Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔの特性向上の防げと
なるものである。例えば、タングステン（Ｗ）の場合、
前記ゲートの厚さｈは従来法では約１０００Ａｅ越える
と剥離しやすくなる。よってゲート抵抗は、ゲート長１
μｍ、ゲートの厚さ１０００人として、タングステンの
比抵抗５．６４Ｘ１０ Ω副よりゲート幅１００μｍ
あたり約６７０にもなる。
発明の目的
本発明の目的は、ＧａＡｇ Ｆ Ｅ Ｔのゲートとなる
高融点金属を従来よシも厚く形成することを可能とし、
もって前記ＧａＡｓ Ｆ Ｅ Ｔの特性向上をもたらす
半導体装置の製造方法全提供することにある。
高融点金属を従来よシも厚く形成することを可能とし、
もって前記ＧａＡｓ Ｆ Ｅ Ｔの特性向上をもたらす
半導体装置の製造方法全提供することにある。
発明の構成
本発明の半導体装置の製造方法は、ＧａＡｓＦＥＴのゲ
ート形成に際し、ヒ化ガリウム半絶縁性基板に所望の選
択イオン注入を行なう工程と、シリコン酸化膜をキャッ
プとして前記選択イオン注入のアニールを行なう工程と
、前記シリコン酸化膜を防去した後、フッ素を含むプラ
ズマによる乾式エツチング全行なう工程と、高融点金属
を蒸着し、前記ゲート金形成する工程と金含むように構
成したものであり、これにより、ＧａＡｓＦＥＴのゲー
トとなる高融点金属を、従来の１．５〜２倍以上厚く形
成できるようになり、よって前記ＧａＡｓＦＥＴのゲー
ト抵抗を低減でき、もって前記ＧａＡｓＦＥＴの特性を
向上できるものである。
ート形成に際し、ヒ化ガリウム半絶縁性基板に所望の選
択イオン注入を行なう工程と、シリコン酸化膜をキャッ
プとして前記選択イオン注入のアニールを行なう工程と
、前記シリコン酸化膜を防去した後、フッ素を含むプラ
ズマによる乾式エツチング全行なう工程と、高融点金属
を蒸着し、前記ゲート金形成する工程と金含むように構
成したものであり、これにより、ＧａＡｓＦＥＴのゲー
トとなる高融点金属を、従来の１．５〜２倍以上厚く形
成できるようになり、よって前記ＧａＡｓＦＥＴのゲー
ト抵抗を低減でき、もって前記ＧａＡｓＦＥＴの特性を
向上できるものである。
実施例の説明
以下、本発明の実施例について、図面ヲ診照しながら説
明する。
明する。
第２図ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈは本発明の一実
施例に係る半導体装置の製造方法の工程断面図金示すも
のである。第２図において、１はヒ化ガリウム半絶縁性
基板、２は活性層形成の第１次選択イオン注入時のマス
クとなる第１次フォトレジスト、３は活性層を形成する
第１次イえ／流、４は前記第１次イオン流３により形成
された第１次イオン注入部、５．は第１次アニール時の
キャップとなる第１次シリコン酸化膜、４ａは前記第１
次アニールにより活性化されたｎ活性部、２１はフッ素
を含むプラズマ、６は高融点金属のゲート、７は前記ゲ
ート金形成するだめのゲートマスク、８は第２次イオン
流９に対するマスクとなる第２次フォトレジスト、１ｏ
は前記第２次イオン流９によって形成さｎた第２次イオ
ン注入部、１１は前記第２次イオン注入部１ｏを活性化
するために第２次アニールを行なう際のキャップとなる
第２次シリコン酸化膜、１０ａは前記第２次アニールに
より活性化されたｎ＋活性部、１２はＧ ａ Ａ ５Ｆ
ＥＴのソースおよびドレインの電極である。
施例に係る半導体装置の製造方法の工程断面図金示すも
のである。第２図において、１はヒ化ガリウム半絶縁性
基板、２は活性層形成の第１次選択イオン注入時のマス
クとなる第１次フォトレジスト、３は活性層を形成する
第１次イえ／流、４は前記第１次イオン流３により形成
された第１次イオン注入部、５．は第１次アニール時の
キャップとなる第１次シリコン酸化膜、４ａは前記第１
次アニールにより活性化されたｎ活性部、２１はフッ素
を含むプラズマ、６は高融点金属のゲート、７は前記ゲ
ート金形成するだめのゲートマスク、８は第２次イオン
流９に対するマスクとなる第２次フォトレジスト、１ｏ
は前記第２次イオン流９によって形成さｎた第２次イオ
ン注入部、１１は前記第２次イオン注入部１ｏを活性化
するために第２次アニールを行なう際のキャップとなる
第２次シリコン酸化膜、１０ａは前記第２次アニールに
より活性化されたｎ＋活性部、１２はＧ ａ Ａ ５Ｆ
ＥＴのソースおよびドレインの電極である。
以上のように構成さｎた本実施例の半導体装置の製造方
法について以下に説明する。まずヒ化ガリウム半絶縁性
基板１上に、ＧａＡｓＦＥＴの活性層を形成するための
第１次選択イオン注入時にマスクとなるフォトレジスト
２を厚さ約１μｍとしてフォトリングラフイーによりパ
ターニングする（第２図ａ）。次に前記７オトレジスタ
２をマスクとしてシリコンをイオン流３とし、加速電界
を１２０ＫｅＶ、注入量を４ 、７Ｘ１０１２ｄｏｓｅ
Ａｙｉとして第１次選択イオン注入を行ない第１次イオ
ン注入部４を形成する（第２図ｂ）。次に前記フォトレ
ジスト２を有機溶剤で除去し、前記第１次選択イオン注
入によシ注入されたシリコンを活性化するために、減圧
ＣＶＤ法により基板温度３２０℃で、第１次シリコン酸
化膜５を約２０００人形成後、８５０℃の水素雰囲気中
で、２０分間の第１次アニールを行なう（第２図Ｃ）。
法について以下に説明する。まずヒ化ガリウム半絶縁性
基板１上に、ＧａＡｓＦＥＴの活性層を形成するための
第１次選択イオン注入時にマスクとなるフォトレジスト
２を厚さ約１μｍとしてフォトリングラフイーによりパ
ターニングする（第２図ａ）。次に前記７オトレジスタ
２をマスクとしてシリコンをイオン流３とし、加速電界
を１２０ＫｅＶ、注入量を４ 、７Ｘ１０１２ｄｏｓｅ
Ａｙｉとして第１次選択イオン注入を行ない第１次イオ
ン注入部４を形成する（第２図ｂ）。次に前記フォトレ
ジスト２を有機溶剤で除去し、前記第１次選択イオン注
入によシ注入されたシリコンを活性化するために、減圧
ＣＶＤ法により基板温度３２０℃で、第１次シリコン酸
化膜５を約２０００人形成後、８５０℃の水素雰囲気中
で、２０分間の第１次アニールを行なう（第２図Ｃ）。
前記第１次アニールにより前記第１次イオン注入部４は
ｎ活性部４ａとなる。 “ −次に前記第１次シリコン酸化膜 を、フッ酸（４７ｗｔ％）とフッ化アンモニウム水溶液
（４０Ｗ ｔ％）を容量化１：５のＢＨＦ （以下１：
５Ｂｌ（Ｆと略す）を用いて除去後、フッ化炭素のプラ
ズマ２１によって、フッ化炭素の流量を３゜ＳＣＣＭ、
圧力を３００ｍＴｏｒｒ、 ｒｆパワーを５０Ｗとした
乾式エツチングを２分間行なう（第２図響はみられなか
った。次に再び前記１：５ＢＨＦに約６秒間浸漬し、前
記乾式エツチングによる表面変性層を除去し、さらに表
面酸化層除去のため後 に、塩酸（１８ｗｔ％）に１分間浸ａｖ純水で流水洗浄
を行なう０次に高融点金属としてレニウム（Ｒｅ）を電
子ビーム法を用い、基板温度全１００’Ｃとし、真空度
を３ Ｘ １０”” Ｔｏｒｒ以下で、全面蒸着を行な
い厚さ２５００人 とし、さらにフォトリングラフイー
により前記レニウムのエツチング時のマスクとなるゲー
トマスク７ｆｔ厚さ約７０００人のフォトレジストで形
成する。次に、フッ化炭素プラズマによる乾式エツチン
グにより前記ゲートマスク７を用いレニウムのゲート６
′ｌｔ形成する（第２図ｅ）。以下従来例と同様に、フ
ォトリソグラフィーにより第２仄フオトレジスト８を形
成後、前記第２次７オトレジスト８および、前記ゲート
６ならびに前記ゲートマスク７をマスクとし、ＧａＡＳ
ＦＥＴのソース・ドレインでの寄生抵抗を下げるために
、シリコンを第２次イオン流９として、加速電界を１５
０ＫｅＶ、注入量を１×１０１４ｄＯＢｅ／ｃ：で第２
次選択イオン注入を行なう（第２図ｆ）。次に前記ゲー
トマスク７および、第２次フォトレジストを有機溶済で
除去後前記第２次イオン注入により形成された第２次イ
オン注入部１０を活性化するため、前記減圧ＣＶＤ法に
より第２次シリコン酸化膜１１を形成後、８００°Ｃの
水素雰囲気中で１０分間の第２次アニール全行ない、ｎ
＋活性部１０ ａ ｆ形成する（第２図ｑ）。さらに前
記第２次シリコン酸化膜１１を前記１：５ＢＨＦで除去
した後、ＡｕＧｅ／Ｎｉ／Ａｕ の多層構造としたソー
スおよびドレインの電極１２″ｆ：形成する。（第２図
ｈ） 以上のように、本実施例によｎば、ゲート金属であるレ
ニウムを第２次アニール後も剥離せずに厚さ最大約２８
ｏＯ人まで作成することが出来、従来例によるゲートが
レニウムの場合に約１６ｏＯ人であったのに比べ約１゜
８倍厚くできることになる。タングステン（Ｗ）、レニ
ウム（Ｒｅ）、レニウムアルミニウム合金（Ｒｅ Ａｆ
ｔ ｘ 。
ｎ活性部４ａとなる。 “ −次に前記第１次シリコン酸化膜 を、フッ酸（４７ｗｔ％）とフッ化アンモニウム水溶液
（４０Ｗ ｔ％）を容量化１：５のＢＨＦ （以下１：
５Ｂｌ（Ｆと略す）を用いて除去後、フッ化炭素のプラ
ズマ２１によって、フッ化炭素の流量を３゜ＳＣＣＭ、
圧力を３００ｍＴｏｒｒ、 ｒｆパワーを５０Ｗとした
乾式エツチングを２分間行なう（第２図響はみられなか
った。次に再び前記１：５ＢＨＦに約６秒間浸漬し、前
記乾式エツチングによる表面変性層を除去し、さらに表
面酸化層除去のため後 に、塩酸（１８ｗｔ％）に１分間浸ａｖ純水で流水洗浄
を行なう０次に高融点金属としてレニウム（Ｒｅ）を電
子ビーム法を用い、基板温度全１００’Ｃとし、真空度
を３ Ｘ １０”” Ｔｏｒｒ以下で、全面蒸着を行な
い厚さ２５００人 とし、さらにフォトリングラフイー
により前記レニウムのエツチング時のマスクとなるゲー
トマスク７ｆｔ厚さ約７０００人のフォトレジストで形
成する。次に、フッ化炭素プラズマによる乾式エツチン
グにより前記ゲートマスク７を用いレニウムのゲート６
′ｌｔ形成する（第２図ｅ）。以下従来例と同様に、フ
ォトリソグラフィーにより第２仄フオトレジスト８を形
成後、前記第２次７オトレジスト８および、前記ゲート
６ならびに前記ゲートマスク７をマスクとし、ＧａＡＳ
ＦＥＴのソース・ドレインでの寄生抵抗を下げるために
、シリコンを第２次イオン流９として、加速電界を１５
０ＫｅＶ、注入量を１×１０１４ｄＯＢｅ／ｃ：で第２
次選択イオン注入を行なう（第２図ｆ）。次に前記ゲー
トマスク７および、第２次フォトレジストを有機溶済で
除去後前記第２次イオン注入により形成された第２次イ
オン注入部１０を活性化するため、前記減圧ＣＶＤ法に
より第２次シリコン酸化膜１１を形成後、８００°Ｃの
水素雰囲気中で１０分間の第２次アニール全行ない、ｎ
＋活性部１０ ａ ｆ形成する（第２図ｑ）。さらに前
記第２次シリコン酸化膜１１を前記１：５ＢＨＦで除去
した後、ＡｕＧｅ／Ｎｉ／Ａｕ の多層構造としたソー
スおよびドレインの電極１２″ｆ：形成する。（第２図
ｈ） 以上のように、本実施例によｎば、ゲート金属であるレ
ニウムを第２次アニール後も剥離せずに厚さ最大約２８
ｏＯ人まで作成することが出来、従来例によるゲートが
レニウムの場合に約１６ｏＯ人であったのに比べ約１゜
８倍厚くできることになる。タングステン（Ｗ）、レニ
ウム（Ｒｅ）、レニウムアルミニウム合金（Ｒｅ Ａｆ
ｔ ｘ 。
０＜ｘ＜１５）のそれぞれについて、従来例による半導
体装置の製造方法と、本発明の一実施例による半導体装
置の製造方法とを用いた場合の、剥離を生じずにゲート
を形成できる最大ゲート厚さを比較し、表に示した。表
から明らかなように、本発明の半導体装置の製造方法に
より、ゲートの厚さが約１．６〜２倍以上までゲートが
形成でき、もってゲート抵抗を％〜％以下に低減するこ
とができた。
体装置の製造方法と、本発明の一実施例による半導体装
置の製造方法とを用いた場合の、剥離を生じずにゲート
を形成できる最大ゲート厚さを比較し、表に示した。表
から明らかなように、本発明の半導体装置の製造方法に
より、ゲートの厚さが約１．６〜２倍以上までゲートが
形成でき、もってゲート抵抗を％〜％以下に低減するこ
とができた。
表、 最大ゲート厚さ
ナオ、レニウム、アルミニウム合金（ＲｅＡｊ！ｘ）に
ついては、ｘ〉３０の組成では、第２次アニール後のレ
ニウムアルミニウム合金とヒ化ガリウムのショットキー
接合が充分保たれず、ＧａＡｓ Ｆ Ｅ Ｔとした場合
のゲートとして充分な耐圧が得られず、ゲート材料とし
て適当でなくなった。また上の実施例では、ゲート金属
の形成全電子ビーム蒸着法としたが、ゲート金属の形成
は電子ビーム蒸着法に限定されるものではなくゲート金
属の薄膜を形成できる方法であれば何でもよい。例えば
スパッタ法を用いることができる０ 発明の効果 以上の説明から明らかなように、本発明は、ＧａＡｓＦ
ＥＴのゲート形成に際し、ヒ化ガリウム半絶縁性基板に
所望の選択イオン注入を行なう工程と、シリコン酸化膜
をキャップとして前記選択イオン注入のアニールを行な
う工程と、前記７リコン酸化膜を除去した後、フッ素を
含むプラズマによる乾式エツチング全行なう工程と、高
融点金属を蒸着し、前記ゲート全形成する工程と含むよ
うに構成しているので、ＧａＡｒ５ Ｆ Ｅ Ｔのゲー
トとなる高融点金属を、従来に比べ１．５〜２．０倍以
上厚く形成でき、もって前記ＧａＡｓＦＥＴのゲート抵
抗を低減できるという優れた効果が得らｎる。
ついては、ｘ〉３０の組成では、第２次アニール後のレ
ニウムアルミニウム合金とヒ化ガリウムのショットキー
接合が充分保たれず、ＧａＡｓ Ｆ Ｅ Ｔとした場合
のゲートとして充分な耐圧が得られず、ゲート材料とし
て適当でなくなった。また上の実施例では、ゲート金属
の形成全電子ビーム蒸着法としたが、ゲート金属の形成
は電子ビーム蒸着法に限定されるものではなくゲート金
属の薄膜を形成できる方法であれば何でもよい。例えば
スパッタ法を用いることができる０ 発明の効果 以上の説明から明らかなように、本発明は、ＧａＡｓＦ
ＥＴのゲート形成に際し、ヒ化ガリウム半絶縁性基板に
所望の選択イオン注入を行なう工程と、シリコン酸化膜
をキャップとして前記選択イオン注入のアニールを行な
う工程と、前記７リコン酸化膜を除去した後、フッ素を
含むプラズマによる乾式エツチング全行なう工程と、高
融点金属を蒸着し、前記ゲート全形成する工程と含むよ
うに構成しているので、ＧａＡｒ５ Ｆ Ｅ Ｔのゲー
トとなる高融点金属を、従来に比べ１．５〜２．０倍以
上厚く形成でき、もって前記ＧａＡｓＦＥＴのゲート抵
抗を低減できるという優れた効果が得らｎる。
その効果によりＧａＡｓ Ｆ Ｅ Ｔの特性が向上する
効果が得られる０
効果が得られる０
第１図は従来の半導体装置の製造方法の工程断面図、第
２図は本発明の一実施例に係る半導体装置の製造方法の
工程断面図である。 １・・・・・・ヒ化ガリウム半絶縁性基板、２・・・・
・第１次フォトレジスト、３・・・・・・第１次イオン
流、４哀・・・・・・ｎ活性部、５・・・・・・第１次
シリコン酸化膜、６・・・・・・ゲート、７・・・・・
・ゲートマスク、８・・・・・・第２次フォトレジスト
、９・・・・・・第２次イオン流、１０ａ・・・・・・
ｎ＋活性部、１１・・・・・・第２次シリコン酸化膜、
１２・・・・・・ソースおよびドレインの電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ４山 第２図 １１ＮＦ”１
２図は本発明の一実施例に係る半導体装置の製造方法の
工程断面図である。 １・・・・・・ヒ化ガリウム半絶縁性基板、２・・・・
・第１次フォトレジスト、３・・・・・・第１次イオン
流、４哀・・・・・・ｎ活性部、５・・・・・・第１次
シリコン酸化膜、６・・・・・・ゲート、７・・・・・
・ゲートマスク、８・・・・・・第２次フォトレジスト
、９・・・・・・第２次イオン流、１０ａ・・・・・・
ｎ＋活性部、１１・・・・・・第２次シリコン酸化膜、
１２・・・・・・ソースおよびドレインの電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 ４山 第２図 １１ＮＦ”１
Claims (3)
- （１）ヒ化ガリウム電界効果型トランジスタのゲート形
成に際し、ヒ化ガリウム半絶縁性基板に所望の選択イオ
ン注入を行なう工程と、シリコン酸化膜をキャップとし
て前記選択イオン注入のアニールを行なう工程と、前記
シリコン酸化膜を除去した後、フッ素を含むプラズマに
よる乾式エッチングを行なう工程と、高融点金属を蒸着
し、前記ゲートを形成する工程とを含むことを特徴とし
た半導体装置の製造方法。 - （２）プラズマが四フッ化炭素もしくは三フッ化−水素
化炭素より生成することを特徴とする特許請求の範囲第
（１）項に記載の半導体装置の製造方法。 - （３）高融点金属が、タングステン（Ｗ）、レニウム（
Ｒｅ）およびレニウム・アルミニウム合金（ＲｅＡｌ＿
ｘ、０＜ｘ＜３０）であることを特徴とする特許請求の
範囲第（１）項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181718A JPS6159879A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181718A JPS6159879A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159879A true JPS6159879A (ja) | 1986-03-27 |
Family
ID=16105652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181718A Pending JPS6159879A (ja) | 1984-08-31 | 1984-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1743373A4 (en) * | 2004-03-19 | 2009-03-25 | Fairchild Semiconductor | PROCESS AND DEVICE WITH CONTINUOUS CONTACT ON SILICON CARBIDE |
-
1984
- 1984-08-31 JP JP59181718A patent/JPS6159879A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1743373A4 (en) * | 2004-03-19 | 2009-03-25 | Fairchild Semiconductor | PROCESS AND DEVICE WITH CONTINUOUS CONTACT ON SILICON CARBIDE |
| US7618884B2 (en) | 2004-03-19 | 2009-11-17 | Fairchild Semiconductor Corporation | Method and device with durable contact on silicon carbide |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960019602A (ko) | 자기 정렬형 티-게이트 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 | |
| JPS6292481A (ja) | 半導体装置の製造方法 | |
| JPS61101080A (ja) | 電界効果トランジスタ | |
| JPS60130862A (ja) | 半導体装置の製造方法 | |
| JPS6160591B2 (ja) | ||
| JPS622666A (ja) | 電界効果トランジスタ | |
| JPS6292327A (ja) | 半導体装置及びその製造方法 | |
| JPS59127874A (ja) | 電界効果トランジスタの製造方法 | |
| JPS5982773A (ja) | 半導体装置の製造方法 | |
| JPH063814B2 (ja) | 半導体装置の製造方法 | |
| JPH0439772B2 (ja) | ||
| JP3072335B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS61288427A (ja) | 半導体装置の製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6279675A (ja) | 化合物半導体装置の製造方法 | |
| JPH0249438A (ja) | 半導体装置の製造方法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPS5996770A (ja) | 集積回路の製造方法 | |
| JPH0997800A (ja) | Ｍｅｓｆｅｔの製造方法 | |
| JPH0724259B2 (ja) | 化合物半導体装置の製造方法 | |
| JPH0626221B2 (ja) | 半導体装置の製造方法 | |
| JPH07161736A (ja) | 半導体装置の製造方法 | |
| JPS6158274A (ja) | 半導体装置の製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0425030A (ja) | 半導体装置の製造方法 |