JPS60144249U - 半導体装置用リ−ドフレ−ム - Google Patents

半導体装置用リ−ドフレ−ム

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JPS60144249U
JPS60144249U JP1984031480U JP3148084U JPS60144249U JP S60144249 U JPS60144249 U JP S60144249U JP 1984031480 U JP1984031480 U JP 1984031480U JP 3148084 U JP3148084 U JP 3148084U JP S60144249 U JPS60144249 U JP S60144249U
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JP
Japan
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lead frame
island
semiconductor devices
semiconductor element
lead
Prior art date
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Pending
Application number
JP1984031480U
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Inventor
柳原　臣吾
山口　耕二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
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Publication of JPS60144249U publication Critical patent/JPS60144249U/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図ａは従来の半導体装置用リードフレームと搭載半
導体ペレットとを示す平面図、同図すは同図ａのＡ−Ａ
断面図、第２図ａは本考案の一実施例と搭載半導体ペレ
ットとを示す平面図、同図すは同図ａのＡ−Ａ断面図、
第３図は本考案の効果を説明するための模式図である。 １．１１・・・・・・アイランド、２・・・・・・連結
部、３・・・・・・タイバー、４・・・・・・リード部
、５・・・・・・連結条体、６・・・・・・リード端子
、７，１７・・・・・・金属細線、８・・・・・・ペレ
ットの角、９・・・・・・アイランド縁端、１０・・・
・・・半導体ペレット、１２・・・・・−押しつぶし部
。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半導体素子を搭載するためのアイランドと、小数リード
    端子とを一組とし、前記アイランドおよびリード端子が
    片持状態で複数組一体に連らなり形成されたくし型リー
    ドフレームにおいて、前記アイランドに半導体素子を搭
    載後の半導体素子上面が、前記リード端子のワイヤボン
    デング部の上面とほぼ同じ高さになるように前記アイラ
    ンドが押しつぶし加工により低くされていることを特徴
    ゛とする半導体装置用リードフレーム。
JP1984031480U 1984-03-05 1984-03-05 半導体装置用リ−ドフレ−ム Pending JPS60144249U (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5532012B2 (ja) * 1975-02-26 1980-08-22

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5532012B2 (ja) * 1975-02-26 1980-08-22

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