JPS60150116A - 定電圧発生回路装置 - Google Patents
定電圧発生回路装置Info
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- JPS60150116A JPS60150116A JP24952984A JP24952984A JPS60150116A JP S60150116 A JPS60150116 A JP S60150116A JP 24952984 A JP24952984 A JP 24952984A JP 24952984 A JP24952984 A JP 24952984A JP S60150116 A JPS60150116 A JP S60150116A
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- Japan
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・この発明は、定電圧発生回路装置に関する。
例えば、異なる電極材料のゲート電、極を肴するＭＩＳ
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）は特′開
昭５に１’ ４９７８０号に開示されている。 ・ □
・ ７ この発明の目的は、製造□上めバラツキ及び温度条件の
影響を受けにくい高精度？定電圧が得られ、かつ、ＭＩ
５ＦＥＴで構成されるモノリシック集積回路に適した
定電圧出力回路を提供す仝ことにある。
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）は特′開
昭５に１’ ４９７８０号に開示されている。 ・ □
・ ７ この発明の目的は、製造□上めバラツキ及び温度条件の
影響を受けにくい高精度？定電圧が得られ、かつ、ＭＩ
５ＦＥＴで構成されるモノリシック集積回路に適した
定電圧出力回路を提供す仝ことにある。
ごの発明は、シリコンにおけるエネルギーギャップが製
造条件及び周囲温度条件の依、有性が極めて少ないこと
に着目し、これを利用して定電圧を ２得ようとするも
のである。
造条件及び周囲温度条件の依、有性が極めて少ないこと
に着目し、これを利用して定電圧を ２得ようとするも
のである。
まず、本発明者が゛考えたｐ、・ｎ′型の電極をもつＭ
ＩＳＦＥＴについて説明する。
ＩＳＦＥＴについて説明する。
、第１図は、シリコンのエネルギーギャップを電圧信号
として取り出すための一実施例を示す素子構造断面図で
牟る。ここに示す素子は、ｎ型半導体基板（１）上←形
成したエンハンスメント型ｐチャンネルＭＩＳＦＥＴ（
Ｑ＋ ）と（Ｑ、）であって、−それぞれめゲート電極
はポリシリコン層に異なる導電型の半導体不純物な゛含
ませて構成された導体層を用いるものである・すなセラ
・同図に案ずように、ｎ型半導体基板（’ｌ”１上に選
択的にＭＩ ５ＦＥＴのソース、ドレインを構成するｐ
十型半導体領域（４，５）を形成し、この対向するソー
ス、ドレイン領域（４，５）パ間の半導体基板表面にゲ
ート絶縁膜（５）及びこのゲート絶縁膜（５）上にポリ
シリコン（多結晶シリコン）層を形成するとともに、一
方のＭＩＳＦＥＴ（Ｑｒ ）のゲート（６′）を構成す
るためのポリシリコン層には基板と同一導電型の半導体
不純物（ｎ型）を含ませて、他方のＭＩＳＦＥＴ（Ｑｔ
）のゲート（６）を構成するためのポリシリコン層に
は基板と逆導電型の半導体不純物（ｐ型）を含ませてＭ
Ｉ ５ＦＥＴ （ＱＩ 、Ｑｔ ）を構成するものであ
る。
として取り出すための一実施例を示す素子構造断面図で
牟る。ここに示す素子は、ｎ型半導体基板（１）上←形
成したエンハンスメント型ｐチャンネルＭＩＳＦＥＴ（
Ｑ＋ ）と（Ｑ、）であって、−それぞれめゲート電極
はポリシリコン層に異なる導電型の半導体不純物な゛含
ませて構成された導体層を用いるものである・すなセラ
・同図に案ずように、ｎ型半導体基板（’ｌ”１上に選
択的にＭＩ ５ＦＥＴのソース、ドレインを構成するｐ
十型半導体領域（４，５）を形成し、この対向するソー
ス、ドレイン領域（４，５）パ間の半導体基板表面にゲ
ート絶縁膜（５）及びこのゲート絶縁膜（５）上にポリ
シリコン（多結晶シリコン）層を形成するとともに、一
方のＭＩＳＦＥＴ（Ｑｒ ）のゲート（６′）を構成す
るためのポリシリコン層には基板と同一導電型の半導体
不純物（ｎ型）を含ませて、他方のＭＩＳＦＥＴ（Ｑｔ
）のゲート（６）を構成するためのポリシリコン層に
は基板と逆導電型の半導体不純物（ｐ型）を含ませてＭ
Ｉ ５ＦＥＴ （ＱＩ 、Ｑｔ ）を構成するものであ
る。
上記構成のＭＩＳＦＥＴ（ＱＩ −Ｑｔ ）のそれぞれ
１７）Ｌ、きい値電圧（ＶｔｈＱ、、 ＶｔｈＱ、 ）
ハ、次式（１） 、 （２＋よりめられる。
１７）Ｌ、きい値電圧（ＶｔｈＱ、、 ＶｔｈＱ、 ）
ハ、次式（１） 、 （２＋よりめられる。
ここで、φＭＨ＋φ町は、それぞれのＭＩＳＦＥＴ（Ｑ
ｌ 、Ｑｔ ）のゲートと基板との間の仕事関数であり
、Ｃｏｘは、単位面積当りのゲート容量、Ｑｓｓは表面
電荷、ＱＤは基板空乏層の電荷で蔦る。
ｌ 、Ｑｔ ）のゲートと基板との間の仕事関数であり
、Ｃｏｘは、単位面積当りのゲート容量、Ｑｓｓは表面
電荷、ＱＤは基板空乏層の電荷で蔦る。
上記両ＭＩ’ＳＦ’ＥＴ（ＱＩ 、Ｑｔ ）のしきい値
電圧の差をめると、式（１） 、 （２＋の右辺の第１
項である仕事関数の差（φＭｐ−φＪ１ ）となり、シ
リコンのエネルギーギャップに相当する電圧として取り
出すことができる。この電圧は、シリコンのエネルギー
ギャップで規定される電圧となるので、製造上のバラツ
キもなく、かつ、温度依存性が極めて少ない。なお、Ｍ
ＩＳＦＥＴのしきい値電圧にバラツキが大きい理由は、
式（１） 、 （２）の右辺第２項（Ｑ８８／ＣＯＸ
） 、第３項（Ｑｏ／Ｃｏｘ）が製造条件により変動す
るためである。この実施例において、上記Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ （Ｑｓ −Ｑｔ ）を同一条件の下に製造
することにより、式（１１、（２）の右辺第２項、第３
項を略同−とし、その差をめることにより、これらを相
殺させ、上記エネルギーギャップ相当分を出力電圧とし
て用いようとするものである。
電圧の差をめると、式（１） 、 （２＋の右辺の第１
項である仕事関数の差（φＭｐ−φＪ１ ）となり、シ
リコンのエネルギーギャップに相当する電圧として取り
出すことができる。この電圧は、シリコンのエネルギー
ギャップで規定される電圧となるので、製造上のバラツ
キもなく、かつ、温度依存性が極めて少ない。なお、Ｍ
ＩＳＦＥＴのしきい値電圧にバラツキが大きい理由は、
式（１） 、 （２）の右辺第２項（Ｑ８８／ＣＯＸ
） 、第３項（Ｑｏ／Ｃｏｘ）が製造条件により変動す
るためである。この実施例において、上記Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ （Ｑｓ −Ｑｔ ）を同一条件の下に製造
することにより、式（１１、（２）の右辺第２項、第３
項を略同−とし、その差をめることにより、これらを相
殺させ、上記エネルギーギャップ相当分を出力電圧とし
て用いようとするものである。
次に本発明の実施例である第２図は不純物を含まないゲ
ート電極によってしきい値電圧が決まるＭＩＳＦＥＴを
用いて、ｎ型およびｉ型のゲート電極とそれぞれの基板
との間の仕事関数の差であるシリコンエネルギーギャッ
プに相当する電圧を取り出すものである。ｐ型およびｎ
型の不純物を含むゲー）［極を有するＭＩＳＦＥＴのし
きい値電圧は、式（１１、（２１から となる。同様にゲート電極に不純物を含まないＭＩＳＦ
ＥＴのしきい値電圧Ｖｔｈ（ｉ）番上となり、φＭｉは
ゲート電極に不純物を含まないＭＩＳＦＥＴのゲートと
基板との間の仕事関数である。ここで、各しきい値電圧
の間には、Ｖｔｈ（ｐ） ＜Ｖｔｈ（ｉ） ＜Ｖｔｈ（
ｎ）・・・・・・・・・・・・・・・・・・（６）の関
係がある。さらに第２図のＭＩＳＦＥＴ（Ｑｌ。
ート電極によってしきい値電圧が決まるＭＩＳＦＥＴを
用いて、ｎ型およびｉ型のゲート電極とそれぞれの基板
との間の仕事関数の差であるシリコンエネルギーギャッ
プに相当する電圧を取り出すものである。ｐ型およびｎ
型の不純物を含むゲー）［極を有するＭＩＳＦＥＴのし
きい値電圧は、式（１１、（２１から となる。同様にゲート電極に不純物を含まないＭＩＳＦ
ＥＴのしきい値電圧Ｖｔｈ（ｉ）番上となり、φＭｉは
ゲート電極に不純物を含まないＭＩＳＦＥＴのゲートと
基板との間の仕事関数である。ここで、各しきい値電圧
の間には、Ｖｔｈ（ｐ） ＜Ｖｔｈ（ｉ） ＜Ｖｔｈ（
ｎ）・・・・・・・・・・・・・・・・・・（６）の関
係がある。さらに第２図のＭＩＳＦＥＴ（Ｑｌ。
Ｑ、）のしきい値電圧に関して考えれば、ＭＩＳＦＥＴ
（ＱＩ ）はｐ、ｉ、ｎ＊ｉ＋ｐ型のゲート電極を有す
るＭＩＳＦＥＴを、またＭＩＳＦＥＴ（Ｑ、）は、ｐｗ
ｌ＊ｐ＋１ｗｐ型のゲート電極を有するＭＩＳＦＥＴを
それぞれ直列に接続したものと言える。この場合ＭＩＳ
ＦＥＴ（ＱＩ ）とＭＩＳＦＥＴ（Ｑｚ ）のしきい値
電圧は、直列接続されたＭＩＳＦＥＴの最もしきい値電
圧の太きいものによって決定される。式（６）の関係よ
りＭＩＳＦＥＴ（Ｑｌ ）およびＭＩＳＦＥＴ（Ｑｔ
）のしきい値電圧は、それぞれｎ型のゲート電極を有す
るＭＩＳＦＥＴおよびｉ型のゲート電極を有するＭＩＳ
ＦＥＴのしきい値電圧によって決定される０よりて第２
図において■ｔｈＱ、、Ｖ ｔｈ Ｑ、は、となる。
（ＱＩ ）はｐ、ｉ、ｎ＊ｉ＋ｐ型のゲート電極を有す
るＭＩＳＦＥＴを、またＭＩＳＦＥＴ（Ｑ、）は、ｐｗ
ｌ＊ｐ＋１ｗｐ型のゲート電極を有するＭＩＳＦＥＴを
それぞれ直列に接続したものと言える。この場合ＭＩＳ
ＦＥＴ（ＱＩ ）とＭＩＳＦＥＴ（Ｑｚ ）のしきい値
電圧は、直列接続されたＭＩＳＦＥＴの最もしきい値電
圧の太きいものによって決定される。式（６）の関係よ
りＭＩＳＦＥＴ（Ｑｌ ）およびＭＩＳＦＥＴ（Ｑｔ
）のしきい値電圧は、それぞれｎ型のゲート電極を有す
るＭＩＳＦＥＴおよびｉ型のゲート電極を有するＭＩＳ
ＦＥＴのしきい値電圧によって決定される０よりて第２
図において■ｔｈＱ、、Ｖ ｔｈ Ｑ、は、となる。
さらに上記構成のＭＩＳＦＥＴ（Ｑｌ −Ｑｌ ）のし
きい値電圧の差を取ることにより、式（７） 、 （８
）の右辺の第２項、第３項は相殺され、差１圧として残
るのはＭＩＳＦＥＴＱ、のｎ＋のゲート電極と、ＭＩＳ
ＦＥＴＱｔのｉのゲート電極とそれぞれの基板との仕事
関数の差であるシリコンエネルギーギャップに相当する
電圧、略０．５５Ｖが得られる。
きい値電圧の差を取ることにより、式（７） 、 （８
）の右辺の第２項、第３項は相殺され、差１圧として残
るのはＭＩＳＦＥＴＱ、のｎ＋のゲート電極と、ＭＩＳ
ＦＥＴＱｔのｉのゲート電極とそれぞれの基板との仕事
関数の差であるシリコンエネルギーギャップに相当する
電圧、略０．５５Ｖが得られる。
次に、上記構成のＭＩＳＦＥＴ（Ｑｔ 、Ｑｔ ）を用
いた定電圧発生回路を具体的に説明する。
いた定電圧発生回路を具体的に説明する。
第３図は、この発明を適用する回路図である。
基板とゲートを構成する導電層とが同一導電型半導体不
純物により構成されることにより仕事関数が小さい方の
ＭＩＳＦＥＴ（Ｑｔ ）のドレインとゲートとを接続し
て、負荷抵抗（Ｒ１）を介して電源電圧に供給する。一
方、基板とゲートを構成する導電層とが反対導電型半導
体不純物により構成されることＫより仕事−数が大体い
方のＭＩＳＦＥＴ（Ｑｌ）のゲートを上記ＭＩＳＦＥｆ
ｆ（Ｑ、）のゲートと共通にし、上記ＭＩＳＦ、ＥＴ（
Ｑ、）のソースと、このＭＩＳＦＥＴ（Ｑｌ ）のドレ
インとを接続し、また、ドレインには負荷抵抗（Ｒ２）
を設ける。そして、ソースは接地して基準電圧を与える
。この回路において、上記ＭＩＳＦＥＴ（Ｑｌ）のゲー
ト（ＭＩＳＦＥＴＱ、のゲート）には、ＭＩＳＦＥＴ（
Ｑｘ ）（７）Ｌ、きい値電圧、（ＶｔｈＱｔ）で固定
されるため、ＭＩＳＦＥＴ（Ｑｌ ）のソース忙は、上
記ＭＩＳＦＥＴ（Ｑｌ ）のしきい値電圧（ｖｔｈＱ、
）からＭ Ｉ Ｓ Ｆ ＥＴ （Ｑｔ ）のしきい値電
圧（ＶｔｈＱｔ ）ヲ差り引イタＷ圧（ＶｔｈＱ、−Ｖ
ｔｈＱｔ）が得られる。なお、上記条件とするために、
負荷抵抗（ｕ、、ｎｔ）は、ＭＩＳＦＥＴ（Ｑｔ 、Ｑ
ｔ ）のオン抵抗に比べ十分大きくする。
純物により構成されることにより仕事関数が小さい方の
ＭＩＳＦＥＴ（Ｑｔ ）のドレインとゲートとを接続し
て、負荷抵抗（Ｒ１）を介して電源電圧に供給する。一
方、基板とゲートを構成する導電層とが反対導電型半導
体不純物により構成されることＫより仕事−数が大体い
方のＭＩＳＦＥＴ（Ｑｌ）のゲートを上記ＭＩＳＦＥｆ
ｆ（Ｑ、）のゲートと共通にし、上記ＭＩＳＦ、ＥＴ（
Ｑ、）のソースと、このＭＩＳＦＥＴ（Ｑｌ ）のドレ
インとを接続し、また、ドレインには負荷抵抗（Ｒ２）
を設ける。そして、ソースは接地して基準電圧を与える
。この回路において、上記ＭＩＳＦＥＴ（Ｑｌ）のゲー
ト（ＭＩＳＦＥＴＱ、のゲート）には、ＭＩＳＦＥＴ（
Ｑｘ ）（７）Ｌ、きい値電圧、（ＶｔｈＱｔ）で固定
されるため、ＭＩＳＦＥＴ（Ｑｌ ）のソース忙は、上
記ＭＩＳＦＥＴ（Ｑｌ ）のしきい値電圧（ｖｔｈＱ、
）からＭ Ｉ Ｓ Ｆ ＥＴ （Ｑｔ ）のしきい値電
圧（ＶｔｈＱｔ ）ヲ差り引イタＷ圧（ＶｔｈＱ、−Ｖ
ｔｈＱｔ）が得られる。なお、上記条件とするために、
負荷抵抗（ｕ、、ｎｔ）は、ＭＩＳＦＥＴ（Ｑｔ 、Ｑ
ｔ ）のオン抵抗に比べ十分大きくする。
この実施例回路において、ＭＩＳＦＥＴ（Ｑｙ）のドレ
イン電流は、ＭＩＳＦＥＴ（Ｑｔ ＞から供給されるた
め、第４図に示すように、負荷抵抗（Ｒ３）を省略する
ものとしてもよい。・また、ＭＩＳＦＥＴ（Ｑｒ ）の
ソース電位は、上記出力電圧（ｖｏｕｔ ）となるため
、ソースと基板とが同電位でなくなり、いわゆる基板効
果が生ずる。そこで、この基板効果による出力電圧への
影響を除くため、上記ＭＩＳＦＥＴ（（Ｌ −Ｑｌ ）
を、半導体基板上に形成したウェル領域内に構成するこ
とＫより、第４図に示すように各々のＭＩＳＦＥＴ（Ｑ
ｌ −Ｑｔ ）のソースとチャンネル領域とを同電位に
するようＫすることが好ましい。
イン電流は、ＭＩＳＦＥＴ（Ｑｔ ＞から供給されるた
め、第４図に示すように、負荷抵抗（Ｒ３）を省略する
ものとしてもよい。・また、ＭＩＳＦＥＴ（Ｑｒ ）の
ソース電位は、上記出力電圧（ｖｏｕｔ ）となるため
、ソースと基板とが同電位でなくなり、いわゆる基板効
果が生ずる。そこで、この基板効果による出力電圧への
影響を除くため、上記ＭＩＳＦＥＴ（（Ｌ −Ｑｌ ）
を、半導体基板上に形成したウェル領域内に構成するこ
とＫより、第４図に示すように各々のＭＩＳＦＥＴ（Ｑ
ｌ −Ｑｔ ）のソースとチャンネル領域とを同電位に
するようＫすることが好ましい。
この構成のＭＩＳＦＥＴ（Ｑｌ ＝Ｑｔ ）を第３図の
回路に適用してもよいことはいうまでもないであろう。
回路に適用してもよいことはいうまでもないであろう。
なお、例えば、半導体基板がｎ型半導体により構成され
たものであるときは、ウェルをｐ型半導体領域とするも
のであるから、この領域内に形成するのは、前記第２図
に示す実施例とは逆のｎチャンネル型ＭＩ ５ＦＥＴ
（Ｑｒ 、Ｑｔ ）により、回路を構成するものとなる
。
たものであるときは、ウェルをｐ型半導体領域とするも
のであるから、この領域内に形成するのは、前記第２図
に示す実施例とは逆のｎチャンネル型ＭＩ ５ＦＥＴ
（Ｑｒ 、Ｑｔ ）により、回路を構成するものとなる
。
この実施例は、より精度の高い定電圧出力を得る場合に
有段であり、前述したように出力定電圧が略０．５５Ｖ
程度であるのでＭＩＳＦＥＴ（Ｑｔ）における基板効果
は小さく、したがって、第３図の回路によっても実用上
問題にはならない高い精度の定電圧出力が得られる。
有段であり、前述したように出力定電圧が略０．５５Ｖ
程度であるのでＭＩＳＦＥＴ（Ｑｔ）における基板効果
は小さく、したがって、第３図の回路によっても実用上
問題にはならない高い精度の定電圧出力が得られる。
第４図は、ダイナミック型の定電、圧出力回路の一実施
例を示す回路図でする。
例を示す回路図でする。
この回路は、それぞれゲートとドレインとを接続し、負
荷抵抗（Ｒ，、Ｒ，）を介してバイアスされるＭＩシＦ
ＥＴ（Ｑｌ 、Ｑｌ ）の上記ゲート。
荷抵抗（Ｒ，、Ｒ，）を介してバイアスされるＭＩシＦ
ＥＴ（Ｑｌ 、Ｑｌ ）の上記ゲート。
ドレイン端子間にコンデンサ（Ｃ）を設け、上記ＭＩＳ
ＦＥＴ（Ｑｌ −Ｑｌ ）のしきい値電圧の差分をコン
デンサに蓄積して出方を得ようとずぶものである。すな
わち、しきい値電圧の小さい方のＭＩＳＦＥＴ（Ｑｓ
）のゲート、ソース間にクロックパルス（φ）で駆動さ
れるＭＩＳＦＥＴ（Ｑ、）を設け、上記ＭＩＳＦＥＴ（
Ｑｌ −Ｑｔ ）のオン抵抗に対して、それぞれの負荷
抵抗（Ｒ，、Ｒ，）を十分大きくし、かつ、上記ＭＩＳ
ＦＥＴ（Ｑ、。
ＦＥＴ（Ｑｌ −Ｑｌ ）のしきい値電圧の差分をコン
デンサに蓄積して出方を得ようとずぶものである。すな
わち、しきい値電圧の小さい方のＭＩＳＦＥＴ（Ｑｓ
）のゲート、ソース間にクロックパルス（φ）で駆動さ
れるＭＩＳＦＥＴ（Ｑ、）を設け、上記ＭＩＳＦＥＴ（
Ｑｌ −Ｑｔ ）のオン抵抗に対して、それぞれの負荷
抵抗（Ｒ，、Ｒ，）を十分大きくし、かつ、上記ＭＩＳ
ＦＥＴ（Ｑ、。
Ｑ、）のオン抵抗に対して、ＭＩ ５ＦＥＴ （ＱＣｍ
）のオン抵抗を十分小さくすることにより、第６図に
示す動作波形図のように、クロックパルスがローレベル
となってＭＩＳＦＥＴ（Ｑｓ ）がオンしたとき、両Ｍ
ＩＳＦＥＴ（Ｑｌ ＝Ｑｔ ）のドレイｙｌｌ圧（しき
い値電圧ｖｔｈＱ１ 、ＶｔｈＱ、）の差−（ｖｔｈＱ
！、ｖｔｈＱＩ ）がコンデンサ（Ｃ）の他端であるＭ
Ｉ Ｓ ＦＥＴ （Ｑｖ ）のドレインより得られる。
）のオン抵抗を十分小さくすることにより、第６図に
示す動作波形図のように、クロックパルスがローレベル
となってＭＩＳＦＥＴ（Ｑｓ ）がオンしたとき、両Ｍ
ＩＳＦＥＴ（Ｑｌ ＝Ｑｔ ）のドレイｙｌｌ圧（しき
い値電圧ｖｔｈＱ１ 、ＶｔｈＱ、）の差−（ｖｔｈＱ
！、ｖｔｈＱＩ ）がコンデンサ（Ｃ）の他端であるＭ
Ｉ Ｓ ＦＥＴ （Ｑｖ ）のドレインより得られる。
このタイミング（φ）でサンプリングするようにするこ
とより、前述の回路と同様な定電圧出力が得られる。
とより、前述の回路と同様な定電圧出力が得られる。
以上のような定電圧発生回路は、ＭＩＳＦＥＴで構成で
きるため、ＭＩＳＦＥＴで構成された電子式単針算機あ
るいは、電子式時計等のモノリシック集積回路における
各種の定電圧源として広く利用でき、例えば、第７図に
示すように、定電圧発生回路（Ｑｌ 、Ｑｔ ＝Ｒ）の
出力を基進電圧として、電圧比較回路（７）の一方に入
力し、電源電圧（ＶＤＤ）を分割抵抗（Ｒｒｏ 、Ｒ１
１）で分圧して他方の入力に印加することＫより、電池
の寿命検出回路を得ることができる、 この場合、電池電圧は、急激に低下するものではないの
で、定電圧発生回路９分圧回路、電圧比較回路は、クロ
ックパルスにより駆動して、消費電流の削減を図ること
が望ましい。また、同様に、常時定電圧出力を必要とし
ない場合には、上述のように定電圧発生回路をクロック
駆動するものとしてもよい。
きるため、ＭＩＳＦＥＴで構成された電子式単針算機あ
るいは、電子式時計等のモノリシック集積回路における
各種の定電圧源として広く利用でき、例えば、第７図に
示すように、定電圧発生回路（Ｑｌ 、Ｑｔ ＝Ｒ）の
出力を基進電圧として、電圧比較回路（７）の一方に入
力し、電源電圧（ＶＤＤ）を分割抵抗（Ｒｒｏ 、Ｒ１
１）で分圧して他方の入力に印加することＫより、電池
の寿命検出回路を得ることができる、 この場合、電池電圧は、急激に低下するものではないの
で、定電圧発生回路９分圧回路、電圧比較回路は、クロ
ックパルスにより駆動して、消費電流の削減を図ること
が望ましい。また、同様に、常時定電圧出力を必要とし
ない場合には、上述のように定電圧発生回路をクロック
駆動するものとしてもよい。
この発明は、前記実施例に限定されず、前記構成のＭＩ
ＳＦＥＴ （Ｑｌ ＝Ｑｔ ）のしきい値電圧の差をめ
る回路は、種々変形でき、具体的回路は何んであっても
よい。
ＳＦＥＴ （Ｑｌ ＝Ｑｔ ）のしきい値電圧の差をめ
る回路は、種々変形でき、具体的回路は何んであっても
よい。
第１図は、本発明者が考えたｐ、ｎ型のゲート電極をも
つＭＩＳＦＥＴ、第２図は、それぞれこの発明の一実施
例を示すＭＩＳＦＥＴの構造断面図、第３図〜第５図は
、それぞれこの発明を適用する定電圧発生回路の回路図
、第６図は、第５図の回路の動作波形図、第７図は、こ
の発明を電池寿命検出回路に適用した場合の一例を示す
回路図である。 （１）・・・半導体基板、（２）・・・ゲート絶縁膜、
（３）・・・フィールド絶縁膜、（４，５）・・・ソー
ス、ドレイン、（６、６’）・・・ゲート電極、（７）
・・・電圧比較回路。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 。 第 ５ 図 第 ６ 図 第 ７ 図
つＭＩＳＦＥＴ、第２図は、それぞれこの発明の一実施
例を示すＭＩＳＦＥＴの構造断面図、第３図〜第５図は
、それぞれこの発明を適用する定電圧発生回路の回路図
、第６図は、第５図の回路の動作波形図、第７図は、こ
の発明を電池寿命検出回路に適用した場合の一例を示す
回路図である。 （１）・・・半導体基板、（２）・・・ゲート絶縁膜、
（３）・・・フィールド絶縁膜、（４，５）・・・ソー
ス、ドレイン、（６、６’）・・・ゲート電極、（７）
・・・電圧比較回路。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 。 第 ５ 図 第 ６ 図 第 ７ 図
Claims (1)
- １、Ｐ、型又はＮ型の多結晶シリコンで結成されたゲ、
−上電極と真性の多結晶シリコンで形成されたゲート電
極とを有する絶縁ゲート型電界効果トランジスタのそれ
ぞれのしきい値電圧の差を基準電圧とする定電圧発生回
路装置。 □
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24952984A JPS60150116A (ja) | 1984-11-28 | 1984-11-28 | 定電圧発生回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24952984A JPS60150116A (ja) | 1984-11-28 | 1984-11-28 | 定電圧発生回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2544478A Division JPS54119653A (en) | 1978-03-08 | 1978-03-08 | Constant voltage generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60150116A true JPS60150116A (ja) | 1985-08-07 |
Family
ID=17194335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24952984A Pending JPS60150116A (ja) | 1984-11-28 | 1984-11-28 | 定電圧発生回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150116A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952980A (ja) * | 1972-09-22 | 1974-05-23 | ||
| JPS5150446A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Teidenatsukairo |
-
1984
- 1984-11-28 JP JP24952984A patent/JPS60150116A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952980A (ja) * | 1972-09-22 | 1974-05-23 | ||
| JPS5150446A (ja) * | 1974-10-30 | 1976-05-04 | Hitachi Ltd | Teidenatsukairo |
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